Вычислительное устройство
Изобретение относится к цифровой вычислительной технике и может быть использовано при построении надежных арифметических устройств. Целью изобретения является повьпиение достверности функционирования за счет введения контроля выиолнения арифметических и логических операций . С этой целью в устройство, содержащее блок 1 оперативной па.мяти, первый сумматор 6, два мультиплексора 2, 3 данных , первый сдвигатель 8 и первый регистр 10 результата, введены второй сумматор 7, третий Н четвертый мультиплексоры 4, 5 данных, второй сдвигатель 9, второй регистр И результата, блок 12 элементов ИЛИ и элемент И 13. 2 н,ч. 1 таб, 1. S (Л оо со О5 о 1чЭ ьс ful
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
А1
„„SU„„1336022 д1) 4 G 06 F 15/00, 11/00 ":.1
r Q
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А BTOPCHOMV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЬ|Й КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬ!ТИЙ (21) 3841273/24-24 (22) 11.0 !.85 (46) 07.09.87. Бюл. № 33 (71) Таганрогский радиотехнический институт им. В. Д. Калмыкова (72) С. Н. Борисенко, В. И. Возыкин, И. B. Калкин и B. H. Сапрунов (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 670935, кл. G 06 F (5/00, 1976.
Авторское сВН тетельство СССР № 75234 1, к. ь G 06 F 1 5/00, 1 978.
Брик. Дж. Мик. Дж. Проектирование микропроцессорны; устройств с разрядно-модульной организацией. М.: Мир, !984, с. 137, рис.,З. !3. (54) ВЪ|ЧИС.г|ИТЕЛЪ|-|ОЕ УСТРОЙСТВО (57) Изобретение относится к цифровой вычислительной технике и может быть испол ьзова но при построении надежных арифметических устройств. Целью изобретения является повышение достверности фуИкционирования за счет введения контроля выполнения арифметических и логических операций. С этой целью в устройство, содержашее блок 1 оперативной памяти, первый сумматор 6. два мультиплексора 2, 3 данных, первый сдвигатель 8 и первый регистр 10 результата. введены второй сумматор 7. третий и четвертый мультип,дексоры 4, 5 данных, второй сдвигатель 9, второй регистр 1 результата. блок 12 элементов И.г|И и элемент И 13. 2 ил. 1 табл.
1336022
Операции сумматора т з 4
О О О О F=1
О О О 1 F=s-R
О О 1 Î F=R-S о о « К=к+К
О 1 О О F=S
1 F=S
О 1 О
О 1 1 F=R
1 F=R
О 1 1 о о о г=о г=й и s о о
Изобретение относится к области цифровой вычислительной техники и может быть использовано при построении надежных арифметических устройств.
Целью изобретения является повышение достоверности функционирования за счет введения контроля выполнения арифметических и логических операций.
На фиг. I — представлена функциональная схема устройства; на фиг. 2 — временная диаграмма выполнения в устройстве операции сложения с контролем.
Устройство содержит (фиг. 1) блок 1 оперативной памяти, четыре мультиплексора 2—
5 данных, два сумматора 6 и 7, два сдвигателя 8 и 9, два регистра 10 и 11 результата, блок элементов ИЛИ 12 и элемент
И 13, первый вход 14 адреса операнда, первый вход 15 выбора операнда, информационный выход 16, выход 17 признака ошибки, вход !8 управления направлением сдвига, вход 19 операции устройства, второй вход 20 выбора операнда, вход 21 разрешения приема и второй вход 22 адреса операнда. Запись результата в регистры 10 и 11 осуществляется по сигналу 23 управления (фиг. 2).
Сумматоры 6 и 7 выполнены на основе универсального комбинационного сумматора. В таблице приведены значения функций F и признаков сравнения К на выходе сумматора 6(7) в зависимости от кода операции, поступающего на вход 19 устройства.
О 1 О R=Н ИСКЛЮЧЛЮЩЕЕ НК-ИНИ Н
1 О 1 1 F=R ИСКЛЮЧЛЮК!ЕЕ НЛИ S
О О F=R И S
О 1 К=К НЕ-НЛН S о г=н не-и s е=н илн s
*К вЂ” признак сравнения операндов R S;
К = 1 при R = S;
К = О при R Ф S.
1О
2
В основу всех операций, выполняемых в устройстве, положен базовый помехоустойчивый оператор вида (+<А2)) 2 — " =«А2, при этом А2= ((<А1)„.(А2)) 2 —, если К1=Ко=1; неверный результат, если
К1=0 или Ко=О, в этом случае команда повторяется; где (Аl), (А2) — значения операндов, размещенных по адресам Аl и А2;
1- = 1,2 — номер сумматора; ! = 1,2,...,n — количество допустимых повторений;
« — признак выполнения одной из арифметических либо логических операций;
m — коэффициент сдвига;
К1, К вЂ” сигналы признаков сравнения результатов операций сумматора.
Рассмотрим выполнение данного оператора на примере выполнения операции сложения (фиг. 2). Реализация его осуществляется за четыре такта. В первом такте из блока 1 по адресам Аl (вход 14) и
А2 (вход 22) одновременно считываются оба операнда и через открытые управляющими сигналами (входы 15 и 20) первые входы мультиплексоров 2 — 5 поступают на входы сумматоров 6 и 7. Во втором такте в обоих сумматорах параллельно и синхронно выполняется операция в соответствии с кодом микрокоманды сложения, поступающим на вход 19. В этом же такте результат операции с выходов сумматоров поступает на входы сдвигателей 8 и 9, в которых в соответствии с поступающим по входу 18 сигналом осуществляется сдвиг информации на величину m и далее по сигналам
23 осуществляется ее запись в регистры 10 и
1l. В третьем такте по управляющим сигналам (входы 5 и 20) открываются вторые входы мультиплексоров 2 — 5 и результаты выполненной в каждом сумматоре операции с выходов регистров 10 и 11 поступают на входы сумматоров 6 и 7.
Начиная с третьего такта, сумматоры 6 и 7 работают в режиме компаратора в соответствии с кодом микрокоманды вычитания (таблица), поступающим на вход 19, и формируют сигналы признаков сравнения К, которые поступают с вторых выходов сумматоров 6 и 7 на вход элемента 13, выход которого подключен к выходу 17, при этом состояние регистров 10 и 11 не изменяется. В случае сравнения результатов операции в обоих сумматорах элемент 13 выдает сигнал разрешения, в соответствии с которым в четвертом такте производится зались результатов сложения из регистров
10 либо 11 через блок 12 в блок 1 по управляющему сигналу с входа 2! разрешения
1336022
Формула изобретения
3 приема и формируется новый код операции.
Запись результатов операции в блок 1 осуществляется по адресу А2, синхронно подаваемому на входы 14 и 22.
В случае несравнения результатов операции на выходе элемента 13 формируется сигнал запрета, запись в блок 1 в четвертом такте не производится, код операции не изменяется и она повторяется. При превышении числа допустимых повторений включаются контролирующие тесты для определения отказавшего сумматора и по управляющим сигналам (входы 15 и 20) устройство переводится в режим работы с одним сумматором.
Вычислительное устройство, содержащее блок оперативной памяти, первый сумматор, два мультиплексора данных, первый сдвигатель и первый регистр результата, информационный вход и синхровход которого соединены соответственно с выходом первого сдвигателя и синхровходом устройства, первый и второй адресные входы, вход разрешения записи, первый и второй выходы блока оперативной памяти подключены соответственно к первому и второму входам адреса операнда и входу разрешения приема устройства и первым информационным входам первого и второго мультиплексоров данных, первый и второй информационные входы, управляющий вход и информационный выход первого сумматора соединены соответственно с выходами первого и второго мультиплексоров данных, входом операции устройства и информационным входом первого сдвигателя, управляющий вход которого подключен к входу управления направлением сдвига устройства, а управляющие входы первого и второго мультиплексоров данных соединены с первым входом выбора операн5
35 да устройства, отличающееся тем, что, с целью повышения достоверности функционирования за счет введения контроля выполнения арифметических и логических операций, оно содержит второй сумматор, третий и четвертый мультиплексоры данных, второй сдвигатель, второй регистр результата, блок элементов
ИЛИ и элемент И, первый и второй входы и выход которого подключены соответственно к выходам признака ошибки первого и второго сумматоров и выходу признака ошибки устройства, первые информационные входы третьего и четвертого мультиплексоров данных соединены соответственно с первым и вторым выходами блока оперативной памяти, управляющие входы третьего и четвертого мультиплексоров данных подключены к второму входу выбора операнда устройства, первый и второй информационные входы, управляющий вход и информационный выход второго сумматора соединены соответственно с выходами третьего и четвертого мультиплексоров данных, входом операции устройства и информационным входом второго сдвигателя, управляющий вход и выход которого подключены соответственно к входу управления направлением сдвига устройства и информационному входу второго регистра результата, синхровход которого соединен с синхровходом устройства, выход первого регистра результата подключен к первому входу блока элементов ИЛИ и вторым информационным входам первого и четвертого мультиплексоров данных, выход второго регистра результата соединен с вторым входом блока элементов ИЛИ и вторыми информационными входами второго и третьего мультиплексоров данных, а выход блока элементов ИЛИ подключен к информационному выходу устройства и информационному входу блока оперативной памяти.
1336022
ТИ
Я(Ядр.РЗУ)
22(ядр, ОУ)
Ныл dn.14
Юих Dn. /3
/9(код Мк) F= R-5
/ 1 2 с2 1
R+$
11 (CPa/ИЕииЕ) 3/УЗС
Фиг. Z
F (flax. сум. б)
Fg (Й 1Х. сум. 7) Составитель Г. Виталиев
Редактор Л. Гратилло Техред И. Верес Корректор В. Бутяга
3 а ко з 3804/4 5 Тираж 672 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5
Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
