Формирователь выходного сигнала на мдп-транзисторах
Изобретение может быть использовано в качестве буферного устройства , например усилителя считывания. Цель изобретения - обеспечение сохранения информации на выходе устройства , особенно в случае активной нагрузки. Достижение цели осуществляется за счет изоляции при вводе данных входа выходного усилителя 3 от переключаемого запоминающего триггера 1. Этому способствует введение разделительного транзистора 8, управляемого от так же введенных инвертора 7 и разрядного транзистора 9, сохранение предыдущего состояния триггера 1 и, следовательно, выхода устройства за счет заряда, хранимого на входной емкости выходного усилителя . 1 ил. с (Р L:L. rJ«i Гп -feJ eg 00 00 о ел ел I .,.
СОК)З СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (19) (11) А1 (511 4 Н 03 К 19/094, 19/08
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (" .,(ум : чя
ОПИСАНИЕ ИЗОБРЕТЕНИЯ,13
К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Цель изобретения — обеспечение сохранения информации на выходе устройства, особенно в случае активной нагрузки. Достижение цели осуществляется за счет изоляции при вводе данных входа выходного усилителя 3 от переключаемого запоминающего триггера 1. Этому способствует введение разделительного транзистора 8, управляемого от так же введенных инвертора 7 и разрядного транзистора
9, сохранение предыдущего состояния триггера 1 и, следовательно, выхода устройства за счет заряда, хранимого на входной емкости выходного усилителя. 1 ил. (21) 4060836/24-21 (22) 24.04 ° 86 (46) 15.09.87. Бюл. М 34 (72) Л.Н. Лисица, А.Г. Солод и С. Г. Мерхалев (53) 621.374(088.8) (56) Электроника (рус.пер.), 1978, У 7, с. 36, рис. 5.
Авторское свидетельство СССР
У 1140245, кл. Н 03 К 19/08,15.02.85. (54) ФОРМИРОВАТЕЛЬ ВЫХОДНОГО СИГНАЛА
НА МДП-ТРАНЗИСТОРАХ (57) Изобретение может быть использовано в качестве буферного устройства, например усилителя считывания °
1338055
Изобретение относится к импу11ьс— ной технике и может быть испольэованс в 1:ачестве выходного буферного устройства, например усилителя считыгания в интегральных ЩП-микросхемах, в частности в запоминающих устройст5
10 вах.
Цель изобретения — обеспе ение сохранения информации на выходе устройства, особенно в случае активной нагрузки, например ТТЛ-схем, при вводе и смене данных в устройстве дост.-1гается путем изоляции при вводе данных входа выходного усилителя от пере ключаемого запоминающе О триггера с помощью введенного разделительного тра11зистора, управляемого от дополннтельно введенных инвертора и разрядного т)эанзистора сохранения прсдыдущего состояния триггера и, следовательно, выхода устройства за счс. т заряда, хранимого на входной емкости, выходного усилителя.
На чертеже изображена принципиальная схема формирователя выходноrO сигнала на МДП-транзисторах. Устройс гtJo содержит триггер 1, «ktt;ep Top 2, выходной усилитель 3, ключевой rpa«зистор 4, первый 5 и второй 6 пере— ключа1вщие транзисторы, дополнительный
IftttJepTop 7, разделительный транзистор
8:1 разрядный транзистор 9.
Первый выход .10 триггера 1 через первый II! рсключающий транзистор 5 подключе н к перв 011 вх01fнoй IIIHIIC ! да» 1ых, а второй выход 1? Tplfr repil
1 через второй переключающий тpatt ffc-. тop 6 подключен к второй входной шиllе 3 д 1111н1Х, Tplf1 r) p 1 соединен по следовательно с ключевь) 1 Tp,ltt31fcтором
4 между шиной 1 4 п11тания H общE É UIII ной 15. Заг111эр ключевого транзистора !
Ф О О ьеДи1fclt с ист О ко:1 1)аз 1эЯДно 1 О транзистор,". 9 и входом иннертора 2 и пОдклю)te.tt к ) актОlзОЙ шине 1 6. ВыхОд
Hill!0pтора 2 подключен к затворам первого 5 и второго 6 переключаюцих трапа;1сторов и входу дополните:1ьного
11)11зертOра 7, выход Ко гороно соединен с за1нором и стоком разрядного транэ11стора 9 и с затвором разделительноо транзистора 8, который включен м между It< p)IIIN выходом !О инвертора 1
1 7 Ift)lklOQ,HO r0 v CHJIII ге Jlkt 3, выход 18 которог0 является выходной
IIfkfît1I устройства.
На чертея,е показан также паразит)I
1:ый . Онденсатор 19, емкость которого равна 1,)мм.. с мко той ист )ка разде11и— т1эанз11стора 8 lf кости 1зходн)) го уси п1теля 3 и ири1зеден приме р кои кре тя о гo )1ы и tllic ия выходного уси:п1теля 3 II! i трехкаскадной схеме с ис1ьо.1ьзованием первого 20 и второго
21 HH11е рто ров и тре Y. последовательно соедине нных пара (Iaaltt lx ка скадс в 22, 23 и 24, Устройство работает с.1едующим образом, При вводе информации в устройс.тво на тактовую шину 16 подается сигнал низкого уровня, который закрывает ключевой транзистор 4. Благодаря току через разряднь)й транзистор 9 эакрывается также разделительный транзистор
8. Состояние триггера 1 пр;1 этом не успевает заметно измениться, If на конденсаторе 1 9 со храняе тся заряд, соотнетству1ящий напряже11и1з на первом выход1. 10 триггера 1 дo и эме11та перек1ноч ния триггера. Этот заряд поддерж11вает .11оп1ческ1эе состояние 1зыходной шины 18 устройства, поскольку еlo уте;ка через затворы МДП-транзисторов
О.lc 1е11тов выходного усилителя 3 край«te 11езначительна. При этом к выходной ц1ине I 8 ycTpoil CI ва может быть чена любая нагрузка, в том числе активн;1я, например в виде ТТЛ схем.
На выходе инвертора 2 формируется при этом высокий потенциал, который открывает переключающие транзисторы
5 и 6 и поддерживает дополнительный
HtIBEеpTOp 7 «3 Н левом (ОСТOJIHIIII klil выходе. что удерживает разделительный трав зи стор 8 в закрытом состoff kffltt.
Ва входные шины 11 и 13;1анных подаются взаимно дополняющие сигналы, которые через Открытые переключающие транзисторы 5 и 6 пос"óï,àþò на выходы
10 и 12 триггера 1, который при этом
Отключен от общей шины 15 благодаря закрытому ключевому транзистору 4.
Ivor;ta выходы триггера 10 и 12 в соотDeTcTBHH с информацией на входных шинах 11 и 13 данных изменят свое состояние за уровень порога иереключени11 риггеэа I, llil тактову1о шину
16 подается сигнал высокого уровня, ключевой транзистор 4 открывается, подкз11очая триггер 1 к общей шине 1 э, и ре г ekfepa Ttskf ktt It процесс пере к)1юч1 ния триггера завершается.
Одновременно на выходе инвеpTора
2 формируется сигнал низкого уровня, 1338055 ияется
Ф o p ».f .: J I R E» э о б p c T e H PI B
13хОдОм ВЫХОдиОГО с1»интел»I 13! IXO 1, ЕО торого является выходной шиной устроис гна, а исток разрядного Tp;1k»31»стора соед»»исн с тактовой шиной.
Составитель Б. Лемептуев
Редактор Л. Маковская Техред И.Ходапич Koppelf Top С. !1е»гмар
Заказ 4144/55 Тираж 901
В11ИИ1!!! Государственного комитета СССР по дела..» изобретений и открытий
113015, .1ос кна, Ж-35, Раушская наб., д. 4/5
Подписное
Произв»>д<. т»3ен!3» — поли» рафическое предприятие, r. Ужгород, ул. I!p!! e-ь»1<ая, 4 который закрьп<ает поpe клю»ающ»»е транзисторы 5 и 6 ) отключая входные 11»ины
11 и 13 дачных от триг гера 1 для под— готовки их к новому циклу.
Дополнительный иннертор 7 Ifpkf этом переходит в единичное состояние и открывает разделительный транзистор 8, а разрядный транзистор 9 закрывается, так как на его истоке 13ысокий потенциал.
Информационный сигнал с первого выхода 10 триггера 1, coOтне Tcòâóïl!!»Efé
его новому состоянию, передается па вход 17 выходиог<1 усилителя 3, ко»орый срабатывает и изменяет состояние выходной шины 18 устройства.
Таким образа»1 н процессе ввода (записи) информации и устройство, состояние его ны;..одной шины пе измеФормиронате »ь выходного сигнала иа МДП-транзисторах, содержащий триггер, выходной усилитель, E»III»eртор, ключевой транзистор, перный и второй переключа»ощие транзисторы, первый выход трпггсра чь-роз и< р»ый I!e. Р< 1;.пючающ»и» трап зист<»р c<)e д; и си с и рной в х о д и о Й ш»» 11 О и и а и п» х а и T о р о»» !! »,1:; o!! I
5 соот»3етстнеиио <с 3ез второ»» пер клю< чающий транзистор — с г торой вход»»ой шиной данных, триггер нключеп и< с..»едовательно с кл»очень;и гранз»»с гор«« между шиной питания lf общей 1»пп»о»1, затвор ключевого транзистора подклю-, чен к тактовой шине и входу пнг3сртора, выход которого соединен с затворам»1 первого и второго переключающих транзисторов. о т л и ч а ю щ и й1 с я тем, что, с целью сохранения
1 .ифо1эмации на выходе vcTройстна IfpE» вноде данных, н него вне;»ены допо<»ии7С <»Ь,<ьlll ИИНЕ p7Ор pef Зря< <ИЬ!й lf ра ъ дв лительный транзисторы, причем ныход
20 ипвертора coe;lпиен с вхог»<»л» донов»штельногo 1»инертара, выход которого г»одключен к затвору 1» стоку разрядного транзистора и затвору разделительного транзистора, который нклю25 3IPII между первым гыходо 1 триггера и
