Цифровой функциональный преобразователь

 

Изобретение относится к области вычислительной техники и может быть использовано в специализированных вычислителях, ориентированных на табличную обработку информации. Целью изобретения является упрГощение преобразователя и повышение его быстродействия . Цифровой функциональный преобразователь содержит регистр 1 старших рязрядов аргумента, блок 2 памяти, первый накапливающий сумматор 3, регистр 4 приращения функции, второй накапливающий сумматор 5, схему 6 сравнения, регистр 7 младщих разрядов аргумента, блок 8 управления . Процесс вычисления основан на табличном способе вычисления. Опорное значение функции выбирается на основе старших разрядов аргумента, а с приращение - на основе младших разрядов . 1 з.п.ф-лы, 2 ил. СЛ ,0 00 00 ;О сл ел

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 ()9) SU)ll) (5D 4 G 06 Р

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 4057290/24-24 (22) 16.04.86 (46) 23.09.87. Бюл. № 35 (71) Пензенский политехнический институт (72) В.Д.Байков, С.Н.Вашкевич, А.E.Áàêàíîâ и В.Н.Попов (53) 68 1.325(088.8) (56) Авторское свидетельство СССР № 1015375, кл. С 06 F 7/544, 1981.

Авторское свидетельство СССР № 1251103, кл. G 06 F 15/31, 1985. (54) ЦИФРОВОЙ ФУНКЦИОНАЛЪНЫЙ ПРЕОБРАЗОВАТЕЛЪ (57) Изобретение относится к области вычислительной техники и может быть использовано в специализированных вычислителях, ориентированных на табличную обработку информации. Целью изобретения является упрощение преобразователя и повышение его быстродействия. Цифровой функциональный преобразователь содержит регистр 1 старших рязрядов аргумента, блок 2 памяти, первый накапливающий сумматор 3, регистр 4 приращения функции, второй накапливающий сумматор 5, схему 6 сравнения, регистр 7 младших разрядов аргумента, блок 8 управления. Процесс вычисления основан на табличном способе вычисления. Опорное значение функции выбирается на ос- нове старших разрядов аргумента, а а

С> приращение — на основе младших разрядов, 1 з.п.ф-лы, 2 ил.

1339554

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях, ориентированных на табличную

r; обработку информации.

Цель изобретения — упрощение преобразователя и повышение его быстродействия.

На фиг. 1 представлена функциональная схема преобразователя; на фиг. 2 — функциональная схема блока управления.

Цифровой функциональный преобразователь содержит регистр 1 старших раз- 5 рядов аргумента, блок 2 памяти, сумматор 3, регистр 4 приращения функции, второй накапливающий сумматор

5, схему 6 сравнения, регистр 7 младших разрядов аргумента, блок 8 управ-

20 ления.

Блок управления содержит формирователь 9 импульсов, элемент 10 задержки, первый элемент ИЛИ 11, триггер 12, первый элемент И 13, генератор 14 импульсов, второй элемент ИЛИ

15, регистр 16, второй 17 и третий

18 элементы И, третий элемент ИЛИ 19.

Сумматор 3 состоит из первого накапливающего сумматора 20 и коммутатора 21.

Преобразователь функционирует сле-. дующим, образом.

Сигнал, определяющий начало цикла вычисления, по шине "Пуск" поступает на формирователь 9 импульсов блока 8 управления. Формирователь 9 импульсов вырабатывает стандартный им— пульс, который поступает на первый вход блока 8 управления и обеспечива- 40 ет обнуление первого 3 и второго 5 сумматоров, а также занесение значения старших разрядов аргумента Х в регистр 1 и младших разрядов в регистр 7. Сигнал с выхода формирова- 45 тели 9 импульсов, кроме того, задерживается элементом 10 задержки на интервал времени, несколько превышающий длительность импульса, формируемого формирователем 9 импульсов. Таким образом, импульс, появляющийся на выходе элемента 10 задержки, обеспечивает взведение триггера 12 блока 8 управления в единичное состояние, а также занесение выбираемых из блока памяти по адресу, определяемому значением кода в регистре 1 старших разрядов аргумента, значений функции У1 и приращения функции

= Y;„, — Y соответственно в сумматор

3 и регистр 4 приращения функции.

Импульс с выхода элемента 10 задержки поступает также через второй элемент ИЛИ 15 на вход синхронизации регистра 16 блока 8 управления, обеспечивая запись единицы в его младший разряд. Импульсы с выхода генератора

14 импульсов (опорной частоты) начинают поступать через открытый первый элемент И 13 на вход сдвига регистра

16, обеспечивая продвижение единицы по его разрядам. В целях исключения возможных "гонок" импульсов с выходов элемента 10 задержки и генератора 14 импульсов выходы младших разрядов регистра 16 не участвуют в серии управляющих сигналов ° Первый из сигналов, формируемый на первом выходе регистра 16, поступает на стробирующий вход схемы 6 сравнения (кодов), где сравнивается значение кода регистра 7 младших разрядов аргумента и нулевой код. В случае равенства сравниваемых величин на выходе схемы 6 сравнения вырабатывается импульс, который поступает через первый элемент ИЛИ 11 на вход сброса триггера 12, устанавливая его в нулевое состояние. Кроме того, сигнал с выхода схемы 6 сравнения поступа.ет на вход сброса регистра 16, обнуляя его, а также обеспечивает подсум-! . мйрование к содержимому первого сумматора 3 результата, содержащегося во втором сумматоре 5, т.e. Y = Y; +

+ h,Y <. На этом вычисления заканчиваются, а результат вычисления значения функции Y снимается с информационных выходов первого сумматора 3.

В противном случае регистр 16 продолжает работать и.импульс, формируемый на его втором выходе, поступает на первые входы элементов И 17 и 18.

При этом работа устройства происходит следующим образом. Если старший разряд регистра 7 младших разрядов аргумента равен единице, то сигнал высокого (единичного) уровня поступает на вход третьего элемента И 18, открывая его. Сигнал с выхода элемента И 18 подается на вход синхронизации второго сумматора 5, а через третий элемент ИЛИ 19 — на входы сдвига регистров 4 и .7, обеспечивая подсуммирование к содержимому второго сумматора 5 содержимого регистра 4 приА ращения функции, т. е. A Y = z Y + д, 1339554

Далее весь основной цикл вычисления повторяется до получения равенст- З0, ва Х „,3 = О. Причем минимально возможное приращение по оси Х соответствует шагу аргумента. Очевидно, что минимальное число таких циклов (г) определяется величиной шага таблицы.

2. Преобразователь по п. 1, о т— л и ч а ю шийся тем, что блок управления содержит генератор импульсов, формирователь импульсов, регистр, триггер, три элемента ИЛИ, три элемента И и элемент задержки, причем вход запуска блока управления соединен .с одноименным входом формирователя импульсов, выход которого соединен с первым выходом блока управления, с входом элемента задержки и с первым входом первого элемента

ИЛИ, второй вход которого соединен с входом признака завершения итерации блока управления, выход первого элеи сдвиг содержимого регистра 7 младших разрядов аргумента влево, а содержимого регистра 4 приращения функции вправо на один разряд.

В случае, если старший разряд ре5 гистра 7 младших разрядов аргумента равен нулю, то сигнал низкого (нулевого) уровня поступает на инверсный вход второго элемента И 17, открывая его (третий элемент И 18 закрыт), и сигнал с второго выхода регистра 16 (сдвига) через открытый третий элемент И 18 и третий элемент ИЛИ 19 поступает на входы регистров 4 приращения функции 7 младших разрядов аргумента, обеспечивая сдвиг содержимого регистра 7 младших разрядов аргумента влево, а содержимого регистра

4 приращения функции вправо на один разряд.

Импульсы, формируемые на выходах элементов И 17 и 18, поступают через третий элемент ИЛИ 19 на вход второго элемента ИЛИ 15 и затем на син.хронизирующий вход регистра 16, обеспечивая запись единицы в его младший разряд.

Формула изобретения

i. Цифровой функциональный преобразователь, содержащий регистр стар-40 ших разрядов аргумента, регистр младших разрядов аргумента, регистр приращения функции, два накапливающих сумматора коммутатор, схему сравнения, блок памяти и блок управления, причем выход регистра старших разрядов аргумента соединен с адресным входом блока памяти, первый выход которого соединен с информационным входом регистра приращения функ- б0 ции, выход которого соединен с информационным входом первого накапливающего сумматора, входы сброса первого и второго накапливающих сумматоров и входы синхронизации регистров млад- бб ших и старших разрядов аргумента объединены и соединены с первым выходом блока управления, .второй выход которого соединен с синхронизирующим входом регистра приращения функции, синхронизирующий вход первого накапливающего сумматора соединен с третьим выходом блока управления, входы сдвига регистра младших разрядов аргумента и регистра приращения функции объединены и соединены с четвертым выходом блока управления, вход признака завершения итерации которого и синхронизирующий вход второго накапливающего сумматора объединены и соединены с выходом "Равно" схемы сравнения, стробирующий вход которой соединен с пятым выходом блока управления, вход запуска которого соединен с одноименным входом преобразователя, выход результата которого соединен с выходом второго накапливающего сумматора, отличающийся тем, что, с целью упрощения преобразователя, входы старших и младших разрядов аргумента преобразователя соединены соответственно с информационными входами регистров старших и младших разрядов аргумента, выход регистра младших разрядов аргумента соединен с первым информационным входом схемы сравнения, второй информационный вход которой соединен с шиной логического нуля преобразователя, выход старшего разряда регистра младших разрядов аргумента соединен с входом анализа аргумента блока управления, второй выход блока управления соединен с управляющим входом коммутатора, первый информационный вход которого соединен с вторым выходом блока памяти, второй информационный вход коммутатора соединен с выходом первого накапливающего сумматора, выход коммутатора соединен с информационным входом второго накапливающего сумматора.

1339554

Составитель С. Куликов

Редактор Е.Папп Техред M.Дидык Корректор M,ØàÐàèé

Заказ 4223/39 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

П оектная 4

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 1 мента ИЛИ соединен с входом сброса триггера, выход элемента задержки соединен с входом установки триггера, с вторым выходом блока управления и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента ИЛИ, выход второго элемента ИЛИ соединен с вхо-. дом синхронизации регистра, вход . сднига которого соединен с выходом первого элемента И, первый и второй входы которого соединены с выходами соответственно генератора импульсов и триггера, первый и второй выходы регистра соединены соответственно с пятым выходом блока управления и с первыми входами второго и третьего элементов И, второй вход второго эле мента И и второй вход третьего элемента И соединен с входом анализа

5 аргумента блока управления, выходы второго и третьего элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход третьего элемента ИЛИ соединен с третьим выходом блока управле- ния, вход признака завершения итера- ции которого соецинен с входом сброса регистра, выход третьего элемента

ИЛИ соединен с четвертым выходом блока управления.