Декодирующее устройство

 

Изобретение относится к вычислительной технике и технике связи. Его использование в системах помехоустойчивой передачи информация с трехкратным повторением позволяет повысить быстродействие устройства. Декодирующее устройство содержит блок 1 преобразования, мажоритарный элемент 2, блок 3 определения достоверности символов, состоящий из с умма ikjpOB l2-12j по модулю два и Э ;емента ИЛИ 13, регистры 4,5, декодирующий блок 8,триггеры 9-9„,элементы И 10,-10п и элемент ИЛИ 11. Благодаря введению блока 6 задержки н блока 7 сумматоров по модулю два, а также п триггеров 9 и п элементов И 10 (п-разрядность входной комбинации ) исправление однократных оши- Ьок производится без получения двоич;;ых комбинаций остатков от деления на образующий полином цикличееного кода н без полного перебора этих осггтков. I з.п. ф-лы, 1 ил. i (Л :о 4 СО со

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (Л11 4 «1 03 M 13 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАКИЕ ИЗОБРЕТЕНИЯ," Ы.„

H ABTOPCHOMY CBMQETEJlbCTBV (21) 3974122/24-24 (22) 04.11.85 (46) 30.10.87. Бюл. М 40 (72) Г.А.Величко (53) 681.325:621.394 (088,8) (56) Касами Т. и др. Теория кодирования. M.: Мир,1978, с. 391.

Авторское свидетельство СССР

N 1243100, кл .Н 03 M 13/00, 1984:

154) ДККодИРуЮщКК уСТР0ЙСТВ0 (57) Изобретение относится к вычислительной технике и технике связи.

Его использование в системах помехлустойчивой передачи информации с трехкратным повторением позволяет повысить быстродействие устройства.

Декодирующее устройство содержит блок 1 преобразования, мажоритарный элемент 2, блок 3 определения достоверности символов, состоящий иэ

< уммат,>ров 12-12 по модулю два и здемента ИЛИ 13, регистры 4,5, декодирунщий блок 8,триггеры 9;9„,элем.нты И IO — 10„ и элемент ИЛИ 11.

Благодаря введению блока 6 задержки и блока 7 сумматоров по модулю два, а также и триггеров 9 и и элементов

И 10 (и-разрядность входной комбинации) исправление однократных ошибок .трсизводнтся без получения двон; »ix « омбинаций остатков от деления на образующий полином цикличесного кода и без полного перебора этих остатков. 1 з.п. ф-лы, 1 ил.

1349009

Изобретение относится к вычислительной технике и технике связы и может быть использовано в системах помехоустойчивой передачи информации с трехкратным повторением.

Цель изобретения — повышение быстродействия устройства.

Блок-схема декодирующего устройства приведена на чертеже.

Декодирующее устройство содержит блок 1 преобразования, мажоритарный элемент 2, блок 3 определения достоверности символов, первый и второй регистры 4,5 сдвига, блок 6 задержек, блок 7 сумматоров по модулю два, декодирующий блок 8, и триггеров 9 (и — разрядность комоинации входного кода), и элементов И 10 и элемент

ИЛИ 11. Блок 3 состоит из трех сумматоров 12 по модулю два и элемента

ИЛИ 13. На чертеже обозначены вход

14 и выход 15 устройства. Цепи синхронизации и начальной установки не показаны.

Блок 1 преобразования служит для записи каждого повтора принимаемой комбинации в свой регистр и последующего одновременного поэлементйого вывода всех трех повторов на соответствующие выходы блока 1.

Блок 7 представляет собой и сумматоров по модулю два, первые входы которых объединены и являются первым входом блока 7, а вторые входы вторыми входами этого блока.

Декодирующий блок 8 представляет собой совокупность однотипных независимых декодеров, построенных на основе регистра сдвига с обратными связями по схеме деления на образующий полином входного кода. Этот блок

8 служит для проверки комбинации на соответствие используемому циклическому коду.

Декодирующее устройство работает следующим образом.

Перед приемом информации триггеры

10.1-10.п и вся остальная память переводится в нулевое состояние. Информация, закодированная циклическим кодом в виде трех повторов и-элементной кодовой комбинации, поступает с входа 14 устройства в блок 1 преобразования, осуществляющий вы- деление из кодовой посылки и запись каждого повтора в свой регистр с последующей их параллельной выдачей в блок 3 обнаружения достоверности

55 символов и в мажоритарный элемент 2.

Кроме тсго, информация п4ступает и в декоднрующий блок 8, где осуществляется проверка комбинации на соответствие циклическому коду. В случае, когда хотя бы один из трех повторов ксмбинации окажется неискаженным, чтс свидетельствует об отсутствии ос.татка в схеме деления какого-либо 1-го подблока из блока 8, на соответствующий триггер 9.1 выдается импульс, переводящий его в единичнс е состояние, обеспечивая тем самым прохождение информации из этого подбг:ока на выход 15 устройства посредством подготовленного триггером 9.1 соответствующего элемента

И 10.1 н элемент ИЛИ ll. С прохождением последнего импульса выходной комбина ;ии устройство приводится в исходное состояние.

Если все повторы комбинации будут искажены, то одноименные разряды повторяемсй комбинации (трех повторов) из блока 1 преобразования поступают в мажоритарный элемент 2, который формируе.т из них символы итоговой комбинат,ии по принципу большинства и в блов 3 обнаружения достоверности символов, реализующий логическую функцию Э 2 3 1

Итогсвая комбинация с выхода элемента 2 поступает в и-разрядный первый регистр 4 сдвига и на и-й вход блока 8,, из которого в случае отсутствия опибок выдается на выход 15 устройс ".ва аналогично рассмотренному. Одновременно с этим блок 3 обнаружения достоверности символов осуществляет выдачу на запись во второй регистр 5 сдвига информации в виде последовательности нулей и единиц (комбинации несовпадений), причем единицы находятся только на трех позициях, где имело место хотя бы одно несовпадение в одноименных разрядах полученных повторов комбинации. Если в процессе обработки декодирующим блоком 8 итоговой комбинации обнаруживается ошибка, то информация из регистров 4,5 поступает в блок 7 сумматоров. Комбинаци несовпадений из регистра 5 поступает на входы блока 7 через блок 6 задержки, осуществляющий задержку в выдаче информации с S-го выхода (S>2) регистра 5 на соответствующий

3 134 вход блока 7 сумматоров на 5-1 тактов работы устройства. Следовательно, в блоке 7 будут исправлены только те разряды итоговой комбинации из регистра 4, н которых было несовпадение н одноименных разрядах полученных повторов комбинации.

С выходов блока 7 информация поступает н декодирующий блок 8, и в случае отсутствия остатка в одном из подблокон исправленная комбинация выдается на выход 15 устройства описанным ньппе способом. !lри обнаружении ошибки во всех подблоках блока

8 по истечении максимального времени декодирования устройство приводится в исходное состояние.

Таким образом в декодирующем устройстве осущестнляется испранле" ние однократных ошибок только н недостоверных символах итоговой комбинации, исключая при этом получение двоичных комбинаций остатков в процессе деления многочленон кодоных комбинаций, пораженных одиночнымн ошибками, на образуюа1ий полин м и их полный перебор, благодаря чему и повьппается бгпстродейстние устройства.

Ф о р м у л а и з о б р е т е н и я

l.Äåêîäèðóþöåå устройство, содержащее блок преобразования, первый, второй и третий выходы которого подключены к одноименным входам мажори.тарного элемента и блока определения достоверности. символов, выходы которых соединены с входами соотнетстственно первого и второго регистров сдвига, декодирующий блок, первый и второй выходы первой группы которого соединены соответственно с первым входом первого элемента И и входом первого триггера, выход которого подключен к второму входу первого элемента И, элемент ИЛИ, второй— четвертый триггеры, выходы которых подключены к первым входам одноименных олементов И, вход блока преобразования является входом декодирую9 !l09

50 0

?О н

30 щего устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия устройства, н него введены блок задержек, блок сумматоро по модулю дна, пятый — и-й элементы И (n - разрядность комбинации входного кода) и пятый — n-й триггеры, выходы которых соединены с пер-. выми входами одноименных элементов

И, ныход первого регистра сдвига подключен к первому входу блока сумматоров по модулю дна, первый выход которого объединен с входом устройства и подключен к первому входу декодирующего блока, выходы второго регистра сдвига через блок задержек соецинены с соответствующими вторыми входами блока сумматоров по модулю дна, второй — (п-1)-й выходы которого соединены с одноименными входами декодирующего блока, и-й выход блока сумматоров по модулю два объединен с выходом мажоритарного элемента и подключен к и-му входу декодирующсто блока, первый и второй выходы второй — n-й групп которого под кл ;чены соответственно к второму входу одноименного элемента И и входу одноименного триггера, выходы первс го — n- о элементов И соединены с соотнетстнуюаатми входами элемента

ИЛИ, ныход которого является выходом строистнт

2. Устройство по п.l; о т л и ч а ю щ е е с я тем, что блок определения достоверности символов выполнен на элементе ИЛИ и сумматорах по модулю два, выходы которых соединены с входами элемента ИЛИ, первые входы первого и второго сумматоров по модулю дна объединены и являются первым входом блока, первый вход третьего и второй вход первого сумматоров по модулю два объединены и являются вторым входом блока, вторые нходьt второго и третьего сумматоров по модулю два объединены и являются третьим входом блока, выход элемента ИЛИ является выходом блока.