Устройство для обнаружения и исправления ошибок

 

СОЮЗ СОЕЕтСНИХ

СОЦИАЛИСтИЧЕСН ИХ

РЕСПУБЛИК

091 (И) А1 сж 4 Н 03 М 13/00

ПИСАНИЕ ИЗОБРЕТЕНИЯ

А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

° °

МФ

OCYAAPCT8EHHblA HOMHTET CCCP

О ДЕЛАМ ИЗОБРЕТЕНИЙ И OTKPbITlhi

21) 3931285/24-24

22) 17..07.85

46) 23.01.88. Бюл. 1 3

72) А.К.Смирнов, P,М.Суворов

3.И.Панкова

53) 621.398(088.8)

56) Авторское свидетельство СССР

482772, кл. С 06 К 5/04, 1974.

Авторское свидетельство СССР

1180984, кл. С 11 С 29/00, 1984.

54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ И

СПРАВЛЕНИЯ ОШИБОК

57) Изобретение относится к вычислиельной технике имонет быть испольэоано для обнаружения и исправления ногобитовых пакетов ошибок в процесе приема и передачи информации по ескольким каналам. Работа устройств основана на контроле на четкость двух диагональных векторов,образованных входными словами. С целью повышения достоверности устройства информации от К-каналов, подлеиащая передаче, построчно поступает на вход устройства в блок оперативной памяти, из записанных слов формируют диагональные векторы, которые проверяются на четность в сумматоре по модулю два. Сформированный сигнал отклонения от четности поступает в регистр ошибок, определяющий номер канала, в котором произошла ошибка.

При этом иэ оперативной памяти воспроизводится искаланное слово, которое исправляется в блоке сумматоров по модулю два. После окончания прие- 3 ма весь массив с исправленными ошибками вновь записывается в блок оперативной памяти для выдачи его потребителю. 2 s.ï. ф-лы, 2. ил. а

1368995

Изобретение относится к вычислительной технике и может быть использовано для обнаружения и исправления многобитовых пакетов ошибок в процес5 се приема и передачи информации, поступающей по многим каналам.

Цель изобретения — повышение достоверности приема и передачи информации за счет устранения пакетов оши- 1О бок- одновременно в нескольких каналах.

На фиг. 1 приведена функциональная схема устройства, на фиг. 2 приведена функциональная схема блока управления.

Устройство (фиг. 1) содержит первый блок 1 элементов И вЂ И, выходы

2 устройства, шину 3 передачи, первый блок 4 оперативной памяти, регистр

5, блок 6 сумматоров по модулю два, первый сумматор 7 по модулю два, регистр 8 ошибок, выполненный с числом пар выходов, равным числу каналов, первый блок 9 элементов И, первый 10 25 и второй 11 элементы ИЛИ, второй 12 и третий 13 блоки элементов И, второй блок 14 элементов И-ИЛИ, счетчик 15, четвертый блок 16 элементов И, второй сумматор 17 по модулю два, вто- З0 рой блок 18 оперативной памяти, блок

19 постоянной памяти, блок 20 сумматоров, первой 21 и второй 22 блоки триггеров, блок 23 элементов ИЛИ-НЕ, блок 24 управления, дешифратор 25, формирователь 26, третий триггер 27 (RS-триггер), первый 28 и второй 29 триггеры (D-триггеры), первый 30 и второй 31 элементы И-ИЛИ, третий 32 и четвертый 33 элементы ИЛИ, первый 4О

34, второй 35, третий 36 и четвертый

37 элементы И.

Регистр 8 ошибок (фиг. 1) содержит первые 38, второй 39, третьи 40 элементы памяти, каждыи из которых 45 состоит из последовательно соединен— ных элементов И и регистра сдвига, и элемент И 41.

Блок 24 управления (фиг. 2) содержит первый 42, второй 43, шестой

44, третий 45, четвертый 46 и пятый

47 триггеры, второй 48 и первый 49 счетчики, первый 50 и второй 51 дешифраторы, генератор 52 импульсов, блок 53 элементов И, пятый 54, шестой

55, третий 56, четвертый 57, седьмой

58, второй 59, первый 60 и восьмой

61 элементы И, второй 62 и первый 63 элементы И-НЕ, второй 64, первый 65, г третий 66 и четвертый 67 элементы

ИЛИ и элемент 68 задержки.

Контроль информации на четность в предложенном устройстве производится совокупностью двух диагональных векторов. При этом адреса контролируемых на четность разрядов соседних каналов первого блока оперативной памяти смещаются блоком сумматоров на

m разрядов один относительно другого, что приводит к увеличению расстояния между признаками ошибок одной строки двух соседних каналов до m разрядов. Такое смещение позволяет исключить выпадение признаков ошибок при приеме информации, содержащей дефектный массив из m строк одновременно в любом количестве дефектных каналов при обязательном наличии бездефектного промежутка между дефектными массивами.

В процессе обнаружения ошибок при приеме информации только один из контролируемых на четность разрядов находится в зоне дефектного массива, а остальные находятся в зоне бездефектных участков. Исправление ошибок производится циклично, в каждом из циклов корректируются два крайних канала. Скорректированная в каждом цикле информация записывается в первый блок оперативной памяти. B следующем цикле корректируются следующие два канала и т.д.

Предложенное устройство позволяет исключить одну из следующ«х совокупностей ошибок: любые ошибки в массиве из всех К информационных и,одного контрольного каналов по ш строк в каждом; пакеты ошибок длиной (К+1)х к m разрядов по одному из двух крайних каналов при отсутствии ошибок в других каналах; пакеты сшибок длиной

2 m разрядов в К+1/2 каналах, разделенных друг от друга бездефектными каналами.

Защитный промежуток между дефектными массивами должен быть не менее

3(к+1) ° m строк.

При наличии двух пакетов ошибок в соседних каналах, при длине одного иэ пакетов, превышающего m разрядов, восстанавливаются только те ошибки, признаки которых не выпадают в результате их взаимного наложения. При отсутствии ошибок в других каналах искажений информации не происходит.

3 1368

Устройство работает в трех режиах: передачи информации в блок 2, риема информации из блока 2 в блок

4 оперативной памяти, коррекции инрмации, хранящейся в блоке 4 опеативной памяти.

В режиме передачи информации по каналам 2 ... (К+1) построчно посупает на первую группу информационых входов блока 1, на управляющий ход которого и на первый вход блока

4 управления по шине Э поступают актовь|е импульсы. Поступающая инормация построчно через блок 1 посупает либо на выходы устройстВа, лио для кодирования на блок 14. В блое 24 управления тактовые импульсы станавливают триггеры 42 и 46 в cocoIIHHe " 1". По переднему фронту HM- 20 ульса генератора 52 триггер 47 усанавливается в "!", снимая запрет установочного входа счетчика 49, оторый начинает работать в счетном екиме по задним фронтам выходных им- 25 ульсов генератора 52. В дешифраторе

0 формируется последовательность з шести синхроимпульсов А, В, С, Е, F, длительность каждого из коорых равна периоду Т генератора 52. блоке 53 элементов И формируется оследовательность из трех синхроимульсов В,, С,, О, длительностью Т/2. ри этом задние фронты одноименных например В и В,, С и С „D и D,)

35 инхроимпульсов дешифратора 50 и блоа 53 совпадают. Сигналом с инверсноо выхода триггера 42 через элемент

64 снимается запрет с установочых входов счетчика 48 и счетчика15.

Синхроимпульсы А поступают на ход счетчика 15, увеличивая на 1 его

ыходной код, который через блок 20 умматоров поступает на адресные ходы блока 4 оперативной памяти. При 45 том на другие входы блока 20 суммаоров с выхода блока 19 постоянной амяти поступает нулевой код. По инхроимпульсу А, поступающему через лемент И 36 на управляющий вход блоа 14, строка информации иэ блока 21 риггеров записывается в блок 4 памяи по адресу, соответствующему коду четчика 15.

По синхроимпульсу В из бпока 4 оспроизводится информация первого иагонального вектора. Для этого по инхроимпульсу В из блока 19 постоян995 4 ной памяти на входы каждого i-суиматора блока 20 поступает код „- m(i-1), где m — число, на которое смещены разряды соседних каналов диагонального вектора;

1, 2, ... (К+1) — номер канала.

В каждом i сумматоре блока 20 код

N„,. вычитается из текущего выходного кода N счетчика 15. Полученная разность N — N,. поступает на адресные входы соответствующих 1-элементов блока 4, на управляющие входы которых с выхода элемента 33 поступает команда воспроизведения. Из блока 4 по заданным адресам N — N,, воспроизводится информация первого вектора, которая через блок 16 элементов

И поступает в сумматор 17 по модулю два.

Одновременно по синхроимпульсу В из блока 19 на входы соответствующего сумматора блока 20 поступает код

m (2К+1), который в сумматоре блока

20 вычитается иэ кода N. Иэ одноканального блока 18 памяти по адресу

N-т(2К+1) воспроизводится просуммированная ранее информация второго вектора, которая также поступает в сумматор 17. На выходе сумматора 17 формируется сигнал отклонения от четности совокупности двух векторов, который по переднему фронту синхроимпульса В,, запоминается в триггере

29 и с его выхода поступает на вход регистра 8 ошибок и на выход устройства.

Регистр 8 ошибок представляет собой последовательный управляемый регистр сдвига, состоящий из К последовательно включенных ш-разрядных элементов 38 сдвига, одного (К+1) ш разрядного элемента 39 сдвига, ш-разрядных К элементов 40 сдвига и элемента

И 41. Выходы элементов сдвига регистра 8 попарно подключены к элементам

И блока 9, выходы которых подключены к управляющим входам элементов сдвига регистра 8.

По синхроимпульсу С информация в регистре 8 сдвигается на один разряд, а иэ блока 4 воспроизводится информация второго диагонального вектора. При этом из блока 19 на входы соответствующих сумматоров блока 20 поступает код

N « = ш(К+1-i), 95

5 13689 который в каждом сумматоре блока 20 вычитаегся из кода N. В результате адреса соседних элементов блока 4 смещаются на m разрядов в другом направлении по сравнению с ранее рассмотренным формированием разрядов первого вектора. Воспроизведенная информация второго вектора поступает через блок 13 элементов И на информационные входы 2...К сумматора 7 по модулю два. На первый информационный вход сумматора 7 через элемент И-ИЛИ 30, открытый по соответствующему входу единичным сигналом с триггера 42 бло- 15 ка 24, и элемент И блока 13 поступает выходная информация регистра 8 ошибок, смещенная на К строк. На выходе сумматора 7 формируется сигнал отклонения от четности второго вектора, который по переднему фронту синхроимпульса С1 запоминается в триггере 28.

По синхроимпульсу Е содержимое триггера 28 записывается в блок 18 памяти по адресу N, где хранится в течение m(2K+1) тактов до момента ее воспроизведения в блок 17.

В результате после поступления каждой строки передаваемой информации на выходы 2 устройства поступает информация с 2...(К+1) выходов блока

21 триггеров, а на вход контрольного канала поступают сигналы с выхода триггера 29, которые представляют собой дополнение до четности суммы двух диагональных векторов. Блок 9 и триггер 27 в этом режиме не работают.

Для повышения помехоустойчивости устройства в него введены дешифратор

25 и блок 22 триггеров. Из выходных кодовых сигналов счетчика 15 дешифратор 25 формирует две последовательности импульсов. Первая последовательность импульсов дешифратора 25 соответствует следующим кодовым комбинациям счетчика 15:1, 1+m, 1+2m, 1+К m, 1+ (1+2К) . m, 1+ (1+ЗК) m.

Вторая последовательность импульсов дешифратора 25 смещена относительно импульсов первой последовательности на количество строк М массива передаваемой информации. Импульсы первой и второй последовательности попарно подаются с выходов дешифратора 25 на установочные входы триггеров блока

22. В результате на выходах блока 22 формируются управляющие сигналы длительностью М строк, смещенные один относительно другого в соответствии с разностью между кодовыми комбинациями первой (второй) последовательности. При этом первый канал блока

16 и (К+1), канал блока 13 открыты для прохождения информационных импульсов на время с 1 по М кодовые комбинации счетчика 15, второй канал блока 16 и К канал блока 13 открыты на время с (1+m) по (H+m) кодовые комбинации счетчика 15 и т.д. Выходные импульсы блока 18 проходят через блок 16 элементов И только в течение с 1+(1+2К) m по M+m(1+2K) кодовые комбинации счетчика 15, а все входы блока 12 элементов И открыты на время с 1+(1+ЗК) m по М+ш(1+ЗК) кода счетчика 15.

Сигналы разрешения операций для блока 4 памяти формируются в блоке

24 с помощью элементов 66, 61, 68.

Объединенные элементом ИЛИ 66 выходные синхроимпульсы А...Е дешифратора

50 поступают на один вход элемента

И 61, на другой вход которого поступают импульсы с инверсного выхода генератора 52. На выходе элемента И

61 формируются импульсы длительностью Т/=, передние фронты которых совпадают с передними фронтами синхроимпульсов А ...Е. Элемент 68 задерживает выходные импульсы элемента И 61 на время (20-30) нс, необходимое для обеспечения нормальной работы блоков

4 и 18.

Выходные импульсы элемента 68 задержки подаются на вход разрешения блока 4 непосредственно, а на вход разрешения блока 18 через элемент

И-ИЛИ 31, управляемый синхроимпульсами А и Е. На вход записи блока 18 поступают синхроимйульсы Е с выхода дешифратора 50. В режиме передачи информации на вход записи блока 4 поступают синхроимпульсы А, которые формируются элементами И 36 и ИЛИ 33 по выходному сигналу блока 22 триггеров в интервале с (1+m) по (M+m) входных импульсов шины 3. В конце передачи каждой строки информации синхроимпульс Г дешифратора 50 через элемент И 60 устанавливает триггер 46 в "0, после чего последовательно устанавливаются в "0" триггер 47 и счетчик 49. Синхроимпульсом F устанавливаются в 0 триггеры блока 21.

Передача следующей строки информации начинается после поступления на вход

1368995 п

С

P г э н

Ц и

P

И тройства очередного импульса шины

При поступлении последней M стропередаваемого массива информации арший разряд счетчика 15 устанав вается в 1, открывается элемент

tt 5

НЕ 63 блока 25 и его выходной сигчерез элемент ИЛИ 65 поступает вход элемента И 60, запрещая прождение синхроимпульса F на нулевой од триггера 46. Триггеры 46 и 47 таются в единичном состоянии, Счетк 49 начинает работать в автоматиском режиме, сбрасываясь в "0" по ому восьмому импульсу генератора 15

При этом импульсы по шине 3 на од устройства не поступают °

На выходах элементов 50, 53 и 68 ока 24 управления вырабатываются кие же последовательности импуль- 20 в, как и при наличии входных тактоимпульсов. Когда в счетчике 15 одной код станет равным М+(1+ЗК), гнал с выхода дешифратора 25 постует на вход элемента И 56 блока 25. 25 нхроимпульс Е, проходя через элент И 56, устанавливает в " 1" тригр 44. Следующий синхроимпульс F, оходя через открытый элемент И 57 танавливает в "0" триггер 42. Элент И-НЕ 63 закрывается, снимая запт с элемента И 60. Импульсом F тригр 46 устанавливается в "0", после го устанавливаются в "0" триггер 47 счетчик 49. По нулевому коду счетка 49 дешифратор 50 вырабатывает

35 гнал, устанавливающий в "0" тригр 44. Передача массива информации кончена. При этом в блок 2 передаМ строк информации по К информаонным и одному контрольному каналам

m(1+3K) строк только по контрольному

Калу.

В режиме приема информация постует с второй группы входов устройст- 4 по всем 1....(К+1) каналам постчно с тактовыми импульсами ТИ и чез блок 1 элементов И-HJIH и элемент

34 записывается в блок 21 триггев. В блоке 24 управления ТИ усталивают триггеры 43 и 46 в состояе " 1". Элементы 46, 47, 49, 50, 52, 60, 61, 66, 68 блока 24 в режиме ема информации работают также, и в режиме передачи. Выходной им55 ьс формирователя 26, сформированпо переднему фронту сигнала 1+

1+ЗК) ш с выхода блока 22, устанавает триггер 27 в "0". По синхроимпульсу А производится запись принятой строки информации с выходов блока 21 в блок 4 памяти по адресу, соответствующему коду N счетчика 15.

По синхроимпульсу В из блока 4, воспроизводится информация первого диагонального вектора, а иэ блока 18 воспроизводится просуммированная ранее информация второго диагонального вектора. На выходе сумматора 17 формируется сигнал отклонения от четности совокупности двух векторов, который запоминается в триггере 29 и с ецио выхода поступает на вход регистра 8 ошибок. По синхроимпульсу С информация в регистре 8 сдвигается на один разряд, а иэ блока 4 воспроизводится информация второго диагонального вектора. При этом единичный сигнал триггера 43 блока 24 управления через элемент 32 ИЛИ проходит на управляющий вход элемента И-ИЛИ 30 и разрешает прохождение через него выходного сигнала первого контрольного канала блока 4, который через элемент И первого канала блока 13 поступает на вход сумматора 7.

Выходной сигнал сумматора 7 запоминается в триггере 28.

Каждая одиночная ошибка в информации, поступающей на вторую группу входов 2 представлена в регистре 8 ошибок двумя признаками, которые формируются при попадании ошибочного бита в сумму по модулю два совокупности двух диагональных векторов. В зависимости от сбойного канала признаки ошибок располагаются в регистре

8 в определенном сочетании. В режиме приема информации счетчик 48 находится в нулевом состоянии. Сигнал дешифратора 51, соответствующий нулевому состоянию счетчика 48, открывает два крайних элемента И блока 9, разрешая проведение коррекции двух крайних первого и (К+1)-ro каналов.

При наличии ошибок в первом контрольном канале происходит совпадение на одном иэ элементов И блока 9 единичных сигналов признаков ошибок с входа регистра 8 и с входа элемента И 41, а при наличии ошибок в последнем канале происходит совпадение на другом элементе И блока 9 единичных сигналов с входа и выхода элемента 39 регистра 8. Выходные сигналы блока 9 поступают через соответствюощие инверторы блока 23 на управля1368995

10 ющие входа сдвигающих элементов регистра 8, запрещая дальнейшее прохождение в регистре 8 совпавших приэиаков ошибок.

По синхроимпульсу Д из блока 19 на входы сумматоров 20 поступает код

m(3k+1), который в сумматорах блока

20 вычитается иэ кода N. Из всех элементов памяти блока 4 по адресу

N-m(3K+1) воспроизводится информация дефектной строки, которая поступает на D-входы регистра 5. По переднему

6 производится коррекция дефектной строки информации путем поразрядного суммирования по модулю два выходных кодов регистра 5 и блока 9.

По синхроимпульсу Е содержимое триггера 28 записывается в блок 18 памяти по адресу N, где хранится в течение m(2K+1) тактов, а содержимое блока 6 через блок 14 записывается в блок 4 памяти по тому же адресу

N-т(ЗК+1), откуда воспроизводилась дефектная строка для коррекции. Для управления блоком 14 формируется сигнал наличия дефектной строки на выходе элемента ИЛИ 11 при совпадении признаков ошибок на одном из элементов И блока 9. На элементе И 37 выходной сигнал элемента ИЛИ 11 стробируется синхроимпульсом 3. В режиме приема информации элементом ИЛИ 33 формируются импульсы записи в блок

4 по совпадению на элементе И 36 синхроимпульса А с выходным сигналом элемента 11,и выходным сигналом блока 22 в интервале с (1+m) по (M+m) 20

30

40 тактов и по совпадению на элементе И

37 синхроимпульса Е с выходным сигналом элемента 11 и выходным сигналом блока 22 в интервале с 1+(1+ЗК) m no

M+(1+ЗК) m тактов.

По синхроимпульсу F триггеры 46, 47 и счетчик 49 блока 24 устанавливаются в "0". Прием следующей строки

45 информации начинается после поступления на вход устройства очередного

ТИ.

При поступлении М-й строки принимаемого массива информации старший разряд счетчика 15 устанавливается

11 н в !, элемент И 35 закрывается посУ 55 ле чего устройство принимает информацию только по первому контрольному каналу через элемент И 34. По всем остальным каналам в блоке 21 сохрафронту синхроимпульса Р1 эта информация запоминается в регистре 5. В блоке, няется нулевая информация. Когда в счетчике 15 выходной код становится равным M+m(1+3K), выходной сигнал дешифратора 25 совпадает на элементе И 56 с синхроимпульсом E и устанавливает в " 1" триггер 44. Синхроимпульс F, проходя через открытый элемент И 57, устанавливает в "0" триггер 43. Если после окончания приема информации ошибок нет, то триггер 27, подключенный к выходу регистра 8, будет в состоянии "0". Элемент И 54, подключенный к прямому выходу триггера 27, закрыт, а элемент И 55, подключенный к инверсному выходу триггера 27, открыт.

Выходной импульс элемента И 57 через элемент И 55 подтверждает нулевое состояние триггера 45. При нулевом состоянии триггеров 42, 43 и

45 на выходе элемента ИЛИ 64 вырабатывается сигнал, запрещающий работу счетчиков 48 и 15. По нулевому состоянию счетчика 49 через дешифратор

50 устанавливается в "0" триггер 44.

Работа устройства по приему и коррекции информации заканчивается.

Если после окончания приема информации имеются нескомпенсированные ошибки, то триггер 27 будет в состоянии 1

Выходной импульс элемента И 57 через элемент И 54 установит триггер

45 в состояние "1" и, пройдя через элемент,И 58, установит счетчик 15 в "0", а в счетчик 48 по счетному входу занесет "1". Выходным сигналом дешифратора 51 закрываются два элемента И блока 9, открытые в режиме приема информации, и открываются следующие два элемента И, воспринимающие признаки ошибок с второго и К-ro каналов. Сигнал с инверсного выхода триггера 45 через элемент ИЛИ 65 поступает на вход элемента И 60, запрещающий прохождение синхроимпульсов F на сброс триггера 46. Счетчик 49 переходит в автоматический режим работы от генератора 52. Начинается режим коррекции информации во втором и К-м каналах, Информация, подлежащая коррекции, хранится в блоке 4 памяти.

В режиме коррекции элемент И 36 закрыт нулевым сигналом с выхода эле мента ИЛИ 10, поэтому запись информа ции B блок 4 по синхроимпульсу А не производится.

1368995

По синхроимпульсам В,С, D, Е устойство работает аналогично его раоте в режиме воспроизведения. Отлиие состоит в том, что триггер 43 на- одится в состоянии "О", а триггер

5 в состоянии " 1" и его выходной игнал через элемент 32 открывает лемент 30 для прохождения через нео выходного сигнала первого контольного канала блока 4. Счетчик 49 аботает в режиме коррекции только автоматическом режиме. Когда в счетике 13 выходной код становится равым М+(1+ЗК), синхроимпульс F с выода элемента И 57 поступает на вхо-! элементов 54 и 55. В зависимости т состояния триггера 27 триггер 45 ибо устанавливается в "О", прекращая альнейшую коррекцию информации, либо 0 стается в единичном состоянии. Тога импульс F с выхода элемента 57 оходит через элемент И 58 и увеливает на "1" код в счетчике 48. Выдные сигналы дешифратора 51 подклю- 25 ны следующие два элемента И блока счетчик 15 сбрасывается в "О". чинается следующий цикл коррекции ух крайних из оставшихся нескоррекрованных каналов. 30

Если после проведения коррекции ного или двух последних каналов иггер 27 останется в состоянии "1", выходной сигнал дешифратора 51 рез элемент 67 открывает элемент

59. Сигнал с дешифратора 50, соот35 тствующий нулевому состоянию счетка 49, проходит через элемент И 59 устанавливает триггер 45 в "О".

Режим коррекции заканчивается.Еди- 40 чное состояние триггера 45 в конце ррекции перед его окончательной усновкой в "О свидетельствует о на.— чии неисправленных ошибок в массиве формации. Дальнейшее устранение оши- 45 к возможно путем повторного проведея коррекции, начиная с двух крайних налов 1 и К+1.

Рмула изобретения 50

1. Устройство для обнаружения и правления ошибок, содержащее первый ок элементов И-ИЛИ, первый управляий вход которого подключен к шине писи, первый блок оперативной пати, регистр, выходы которого соедины с первой группой входов блока аторов по модулю два, первый сумматор по модулю два, регистр ошибок, первые выходы которого соединены с соответствующими входами первого блока элементов И, первый и второй элементы ИЛИ, второй и третий блоки элементов И, второй блок элементов

И-ИЛИ, счетчик, о т л и ч а ю щ е ес я тем, что, с целью повышения достоверности устройства, в него введены четвертый блок элементов И, второй сумматор по модулю два, второй блок оперативной памяти, блок постоянной памяти, блок сумматоров, первый и втдрой блоки триггеров, блок элементов ИЛИ-НЕ, блок управления, дешифратор, формирователь, три триггера, первый и второй элементы И-ИЛИ, третий и четвертый элементы ИЛИ, четыре элемента И, первая группа информационных входов первого блока элементов

И-ИЛИ является первой группой информационных входов устройства, шина записи подключена к первому входу блока управления, выход первого элемента И и выходы первого блока элементов И-ИЛИ соединены с группой входов первого блока триггеров, выходы которого соединены с первой группой информационных входов второго блока элементов И-ИЛИ, вторая группа информационных входов которого подключена к выходам блока сумматоров по модулю два, выходы второго блока элементов

И-ИЛИ соединены с соответствующими информационными входами первого блока оперативной памяти, выходы которого соединены с соответствующими первыми информационными входами второго и четвертого блоков элементов

И, первый из выходов первого блока оперативной памяти соединен с первым информационным входом первого элемента И-ИЛИ, выход которого и остальные выходы первого блока оперативной памяти соединены с соответствующими информационными входами третьего блока элементов И, выходы третьего блока элементов И через первый сумматор по модулю два соединены с информационным входом первого триггера, выход которого соединен с информационным входом второго блока оперативной памяти, выход которого соединен с вторым информационным входом четвертого блока элементов И, выходы которого через второй сумматор по модулю

I два соединены с информационным входом второго триггера, выход которого сое13

1368995

14 динен с информационным входом регистра ошибок, второй выход регистра ошибок соединен с первым входом третьего триггера первый и второй выходы кото1

5 рого соединены соответственно с вторым и третьим входами блока управления, первый выход первой группы выходов блока управления соединен с информационным входом счетчика, первым входом третьего элемента И и первым управляющим входом второго элемента

И-ИЛИ, второй, третий, четвертый и пятый выходы первой группы выходов блока управления соединены с соответ- 5 ствующими адресными входами блока постоянной памяти, выходы которого соединены с первой группой входов блока сумматоров, первая и .вторая группы выходов блока сумматоров соединены с адресными входами соответственно первого и второго блоков оперативной памяти, третий выход первой группы выходов блока управления соединен с синхронизирующим входом регистра оши- р5 бок, четвертый выход первой группы выходов блока управления соединен с первым входом четвертого элемента И, вторым управляющим входом второго элемента И-ИЛИ, входом записи второго блока оперативной памяти, пятый выход первой группы выходов блока управления соединен с входом первого блока триггеров, первый выход блока управления соединен с первым входом

35 первого элемента ИЛИ и вторым входом первого элемента И-ИЛИ, второй и третий выходы блока управления соединены соответственно с объединенными вторым входом первого и первым входом 40 третьего элементов ИЛИ и вторым входом третьего элемента ИЛИ, выходы первого и третьего элементов ИЛИ соединены соответственно с вторым входом третьего элемента И и третьим входом 45 первого элемента И-ИЛИ, четвертый вход которого подключен к третьему выходу регистра ошибок, четвертый и пятый выходы блока управления соединены соответственно с первым и вторым установочными входами счетчика, шестой выход блока управления соединен с входом разрешения первого блока оперативной памяти информационным входом второго элемента И-ИЛИ, выход которого соединен с входом разрешения второго блока оперативной памяти, первый, второй и третий выходы второй группы выходов блока управления соединены с вторыми входами соответственно второго триггера, первого триггера и первыми входами регистра, вторые входы регистра подключены к соответствующим выходам второго блока элементов И, третья группа выходов блока управления соединена с соответствующими управляющими входами первого блока элементов И, выходы которого соединены с соответствующими вторыми входами блока сумматоров по модулю два, первыми входами блока элементов KIH-ÍÅ и входами второго элемента ИЛИ, выходы которого соединены с вторым входом четвертого элемента И, выходы блока элементов ИЛИНЕ соединены с соответствующими управляющими входами регистра ошибок, выходы разрядов счетчика соединены с соответствующими входами дешифратора и вторыми входами блока сумматоров, прямой и инверсный выходы старшего разряда счетчика соединены соответственно с четвертым входом блока управления и вторым входом второго элемента И, выход которого соединен с вторым управляющим входом первого блока элементов И-ИЛИ, первый и вторые выходы дешифратора соединены соответСтвенно с пятым входом блока управления и установочными входами второго блока триггеров, группа выходов второго блока триггеров подключена к группе управляющих входов третьего блока элементов И и к первым управляющим входам четвертого блока элементов И, один выход второго блока триггеров соединен с вторым управляющим входом четвертого блока элементов И, другой выход второго блока триггеров соединен с управляющим входом второго блока элементов И и с третьим входом четвертого элемента

И, второй группой входов блока элементов ИЛИ-НЕ и через формирователь соединен с вторым входом третьего триггера, первый выход группы выходов второго блока триггеров соединен с третьим входом третьего элемента

И, выходы третьего и четвертого элементов И соединены соответственно с объединенными первыми и вторыми управляющими входами второго блока элементов И-KIH и четвертым входом эле,мента ИЛИ, выход которого соединен с входом записи первого блока оперативной памяти, объединенные шестой вход блока. управления и второй вход.15

1368995

16 п э

И о

P в

1О

1 ч о н н п

Ф т т

Ф ю б д е д щ м д п т д т рвога элемента И и объединенные орые группы входов первого блока ементон И-ИЛИ и первого элемента являются второй группой информациных входов устройства, шестой вы5 д первой группы выходов блока упвления, выход второго триггера и

1ходы первого блока триггеров являся выходами устройства.

2. Устройство по п. 1, о т л иа ю щ е е с я тем, что регистр ибок содержит первые блоки памяти, сло которых равно числу информационканалов, второй блок памяти, тре- 15 и блоки памяти, число которых равчислу информационных каналов и емент И, выход каждого первого блопамяти соединен с информационным одом госледующего, выход последнего 20 первых блоков памяти соединен с формационным входом второго блока мяти, выход которого соединен с инрмацианным входом первого из треих блоков памяти, выход каждого 25 етьего блока памяти соединен с инрмационным входом каждого последуего, выход последнего из третьих оков памяти соединен с первым вхом элемента И, выход которого являся первым выходом регистра, инфорционный вход первого из первых блов памяти является управляющим вхорегистра, объединенные управляюй вход первого из первых блоков па35 ти и второй вход элемента И, объененные управляющие входы каждого следующего из первых блоков памяти каждого из предыдущих третьих блопамяти и объединенные управляювходы первого из третьих блоков яти и второго блока памяти являся соответствующими управляющими дами регистра, выход последнего первых блоков памяти и выходы пер- 45 и второго и третьих блоков памяявляются соответственно вторым и тветствующими управляющими выхои регистра.

3. Устройство па п. t, о т л ию щ е е с я тем, чта блок управия содержит элементы И-НЕ, тригы, элементы И, элементы KIH счети, дешифраторы, блок элементов И, ератор импульсов и элемент задерж55 выход первого элемента И-НЕ соеен с первым входом первого элеменИЛИ, выход которого соединен с вым входом первого элемента И, первый выхоц первого триггера соединен с первым входом второго элемента

ИЛИ, второй вход которого подключен к первому выходу второго триггера, первый выход третьего триггера соединен с объединенными вторым входом первого и третьим входом второго элементов ИЛИ, выход четвертого триггера соединен с первым входом пятого триггера, выход которого соединен с первым входом первого счетчика, выход которого соединен с входом первого цешифратора, первый выход первого дешифратора соединен с объединенными первыми входами второго элемента И и шестого триггера, вторые выходы первого дешифратора соединены соответственно с первым входом третьего и объединенными первым входом четвертого и вторым входом первого элементов И,соответствующими первыми входами блока элементов И и входами третьего элемента ИЛИ и являются первой группой выходов блока управления, выходы третьего и четвертого элементов

И соединены соответственно с вторым входом шестого триггера и объединенI ными первыми входами первого и второго триггеров, пятого, шестого и седьмого элементов И, выходы пятого и шестого элементов И соединены соответственно с первым и вторым входами третьего триггера, третий вход которого подключен к выходу второго элемента И, выход шестого триггера соединен с объединенным вторым входом четвертого элемента И и первым входом второго элемента И-НЕ, выход которого соединен с третьим входом первого элемента ИЛИ, первый выход генератора импульсов соединен с объединенными вторыми входами пятого триггера, первого счетчика и блока элементов

И, второй выход генератора импульсов соединен с первым входом восьмого элемента И, второй вход которого подключен к выходу третьего элемента

ИЛИ, выход первого элемента И соеди" нен с первым входом четвертого триггера, выход второго счетчика соединен

О с входом второго дешифратора, объединенные вторые входы первого, четвертого триггеров и .объединенные второй вход второго, третий вход четвертого триггера являются соответственно первым и шестым входом блока управления, объединенные вторые входы второго элемента И-НЕ и пятого элемента И, 1368995

l8 второй вход шестого элемента И, второй вход третьего элемента И и первый вход первого элемента И-НЕ являются соответственно вторым, третьим, четвертым и пятым входами блока управления, второй выход первого триггера соединен с вторым входом первого элемента И-НЕ и является первым выходом блока управления, второй выход второго триггера явпяется вторым выходом блока управления, выход второго элемента ИЛИ соединен с первым входом второго счетчика и является четвертым выходом блока управления, второй выход третьего триггера соединен с вторым входом седьмого элемента И и является третьим выходом блока управления, выход седьмого элемента И соединен с вторым входом второго счет5 чика и является пятым выходом блока управления, выход восьмого элемента

И соединен с входом элемента задержки, выход которого является шестым выходом блока управления, выходы второго дешифратора соединены с соответствующими входами третьего элемента

ИЛИ и являются третьей группой выходов блока управления, выходы блока элементов И являются второй группой выходов блока управления.

1368995

Составитель В.Бородин

Техред М.Дидык

Корректор М. Пожо едактор С.Патрушева аказ 316/57

Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 роизводственно-полиграфическое предприятие, r.Óæroðîä, ул.Проектная, 4