Резервированное запоминающее устройство

 

Изобретение относится к области вычислительной техники и может быть использовано при построении памяти быстродействующих вычислительных систем повышенной надежности при наличии ограничений на энергопотребление . Цель изобретения - повышение надежности устройства. Устройство содержит кгйочи I электропитания,основные 2 и резервные 3 блоки памяти, блоки 4 и 6 сумматоров по модулю два, блоки 5 сравнения, элемент i-ШИ 7, коммутаторы В, триггер 9, элементы И 10 и дешифратор П. 1 ил. со СП 4 tsD СП О

СОЮЗ СОЕЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (50 4 G 11 С 29/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (.21) 3944356/24-24 (22) 13.08.85 (46) 23.11.87. Бюл. У 43 (72) В.А.Шастин, И.И.Клепиков и В.П.Петровский (53) 681.327 (088.8) (56) Авторское свидетельство СССР

У 1037347, кл. G 11 С 29/00, 1982, Авторское свидетельство СССР

У 1317483, кл. G 11 С 29/00, 1985. (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

„„SU„„1354250 А1 (57) Изобретение относится к области вычислительной техники и может быть использовано прн построении памяти быстродействуюших вычислительных систем повышенной надежности при наличии ограничений на энергопотребление. Цель изобретения — повышение надежности устройства. Устройство содержит ключи 1 электропитания,основные 2 и резервные 3 блоки памяти, блоки 4 и 6 сумматоров по модулю два, блоки 5 сравнения, элемент ИЛИ

7, коммутаторы 8, триггер 9, элементы И 10 и дешифратор 11. 1 ил.

1 5<>250

Изобретение относится к вычислительной технике и может бьггь использовано при построении памяти вычислительных систем повышенной надежности при наличии ограничений на энергопотребление.

Цель изобретения — повьщ>ение на-. дежности устройства.

На чертеже приведена структурная схема резервированного запоминающего устройства (для трех основных и трех резервных блоков памя ги).

Устройство содержит первый 1, и второй 1 ключи электропитания, первый 2, второй 2 и третий 2> поновные блоки памяти, первый З,,второй 3 и третий Зэ резервные блоки памяти, первый 4,, второй 4, и тре.тий 4 > блоки сумматоров по модулю два, блоки 5, и 5 сравнения,дополнительный блок 6 сумматоров па модулю два, элемент ИЛИ 7, коммутаторы 8 — 8э, триггер 9, элементы

И 10 и дешифратор 11 (цепи адреса, управления и импульсного питания не показаны).

В первом 3, и втором 3 резервных блоках содержится информация, равная поразрядной сумме ло модулю два информации одноименных ячеек перво гo 2 I H BTopoTo 2< > xl Top ol o 2, и третьего 2, основных блоков памяти соответственно. В третьем 3> резервном блоке памяти содержится информация, равная поразрядной сумме

) по модулю два информации одноименных ячеек основных Z — 2. блоков памяти °

Устройство работает следующим образом.

Обращение по адресу происходит одновременно ко всем блокам 2 и 3 памяти. При полностью исправном состоянии устройств" ключи . I< и 1 находятся в разомкнутом состоянии, в результате чего резервные блоки 3, и З памяти обесточены, т.е, находятся в холодном резерве: Информация, считанная при одновременном oe>pameнии, из основных блоков 2, - : 2э памяти через соответствующие коммутаторы

8< -. 8 поступает на информационные выходы устройства. Одновременно информация, считанная из основных 2>

2> и резервного 3 блоков памяти, поступает на соответствующие входы блока 6, с выходов которого,„ при отсутствии неисправностей в блоках па-. мяти, снимас""OH нул вая информация, которая поступает на входы элемента

ИЛИ 7, с вь:хода которого снимается сигнал исправности, который не переводит триггер 9 в другое устойчивое состояние. При этом с выхода триггера 9 снимается уп>эавляющий сигнал, удерживающий ключи 1, и 1 в прежнем (разомкнутом, состоянии и запре* /1 щающий прохождение сигналов с выходов блоков 5 и 5z и элемента ИЛИ 7 через элементы И 10, — 10 на входы дешифратара 11. Б результате с выходов дешифратэра 11 снимаются управ— ляющие сигналы, удерживающие коммутаторы 8, — 8 E прежнем состоянии.

При наличии неисправности в одном иэ блоков 2, -;. 2,. или 3., памяти, приводящей к ошибке любой кратности, с выходов блока 6 на входь элемента

ИЛИ 7 поступает нулевая информация (в искаженных раэрядах появляются единичные сигналы), в результате чего с выхода элемента ИПИ 7 на вход триггера 9 поступаст сигнал неисправности. Сигнал неисгравности переводит триггер 9 в другое устойчивое состояние и паступв.ет на вход третьего элемента И 10,.

Сигнал с выхода триггера 9 гоступает на входы элементов 1О, — 10„и на управляющие входы ключей 1, и 1 что приводит к подаче питающега напряжения на г ервый 1, и второй 3 ре35 эервные блоки памяти и задействованию в работу всех (>лаков памяти запоминающего устройства. При этом с выходов блоков 4 — -4 на входы соответствующих комм мутаторов 8, — 8 поступает информация,, равная поразрядной сумме па модулю два информации первого резервного 3, и второго асновнага 2, второго резервного 3

2 и третьего основнога 2,, второго резервного 3 и второго основного

? блоков памяти соответственно,Данная информация совпадает при отсутствии в устройстве неисправности с информацией саотве."ствуищих основ50 ных блоков памяти >, -2 и„ следовательно, может быть использована как резервная при гариравании неисправности одногс> иэ основных блоков

2,-2 памяти.

Информация с. выходов блоков 4< и поступает также на ацин иэ Еходов соответствующих блоков 5, и 5 .

Гезультаты "равнения информации

1354250

Составитель В.Рудаков

Техред А.Кравчук Корректор С. Шекмар

Редактор Н. Тупица

Заказ 5700/47

Тираж 588 Подписное

В1 ИИПИ Государственного комитета СССР по. делам изобретений и открытий

113035, Москва, Ж-85, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,. г.Ужгород, ул.Проектная, 4 выходов блоков 5, и 5, а также сиг- нал наличия в устройстве неисправности с выхода элемента ИЛИ 7 через открыть1е элементы И 10, — 10> поступают на входы дешифратора 11, С выходов дешифратора 11 снимаются сигналы управления коммутаторами 8, -8>, которые обеспечивают прохождение на выходы запоминающего устройства истинной (восстановленной) информации.

Формула изобретения

Резервированное запоминающее устройство, содержащее основные и резервные блоки памяти, входы которых являются адресными входами и входами считывания устройства, блоки сумматоров по модулю два, входы одних из которых соединены с выходами одноименных резервных и последующих основных блоков памяти соответственно, входы другого блока сумматоров по модулю два соединены соответственно с выходами предыдущих основного и резервного блоков памяти, блоки сравнения, входы которых подключены к выходам соответствующих основных блоков памяти и блоков сумматоров по модулю два, ключи электропитания, выходы которых соединены с входами электропитания соответствующих резервных олоков памяти, элемент

ИЛИ и триггер, вход которого подклю чен к выходу элемента ИЛИ, а выход . 5 соединен с управляющим входом одного из ключей электропитания, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены дополнительный

10 блок сумматоров по модулю два, выходы которого подключены к входам элемента ИЛИ, дешифратор, элементы

И и коммутаторы, выходы которых являются информационными выходами уст15 роиства, информационные входы коммутаторов соединены с выходами соответствующих основных блоков памяти и блоков сумматоров по модулю два, а управляющие входы коммутаторов сое20 динены с соответствующими выходами дешифратора, входы которого подключены к выходам элементов И, первые входы элементов И и управляющие входы других ключей электропитания сое25 динены с выходом триггера, вторые входы одних из элементов И подключены к выходам соответствующих блоков сравнения, второй вход .другого элемента И соединен с выходом элемента

30 ИЛИ, входы дополнительного сумматора по модулю два подключены соответственно к выходам основных блоков памяти и одного из резервных блоков памяти.