Устройство для сдвига с самоконтролем

 

Изобретение относится к вычислительной технике и может быть использовано , например, при построении линий задержки для цифровых фильтров. Изобретение позволяет повысить достоверность работы регистра сдвига, реализованного на основе га одноразрядных модулей памяти 1 и счетчика 2 с коэффициентом пересчета п, путем контроля правильности его функционирования (п - емкость одноразрядного модуля памяти; m п - задержка устройства для сдвига в тактах). Контроль производится путем сравнения выходной информации устройства, задержанной на один такт выходным D-триггером 6, с информацией, поступающей на вход устройства и задержанной на m п -( 1 тактов входным D-триггером 5 и делителем 4. Сравнение производится сумматором 9 по модулю два. Время, необходимое для контроля исправности всех модулей памяти, составляет (т п+ 1) п тактов. 1 ил. (Л ел ю сд САЭ СП

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19> (И) А1 (50 4

G 11 С 19/00, 29/00 а

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

r10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4007041/24-24 (22) 07.01.86 (46) 15.11.87. Бюл. № 42 (72) M.10.Захаров и В.А.Краснянский (53) 681.327.066 (088.8) (56) Авторское свидетельство СССР № 754479, кл. G 11 С 19/00, 1978.

Цифровые фильтры в электросвязи и радиотехнике/Под ред. Л.M.Ãîëüäåíберга. — M.: Радио и связь, 1982, с.97-98. (54) УСТРОЙСТВО ДЛЯ СДВИГА С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано, например, при построении линий задержки для цифровых фильтров.

Изобретение позволяет повысить достоверность работы регистра сдвига, реализованного на основе m одноразрядных модулей памяти 1 и счетчика 2 с коэффициентом пересчета п, путем контроля правильности его функционирования (и — емкость одноразрядного модуля памяти; m n — задержка устройства для сдвига в тактах). Контроль производится путем сравнения выходной информации устройства, задержанной на один такт выходным D-триггером

6, с информацией, поступающей на вход устройства и задержанной на тп и + 1 тактов входным Р-триггером 5 и делителем 4. Сравнение производится сумматором 9 по модулю два. Время необй у ходимое для контроля исправности всех модулей памяти, составляет (т о е 1) о (/) тактов. 1 ил.

С:

1 135253

Изобретение относится к вычислительной технике и может быть использовано, например, при построении линий задержки для цифровых фильтров.

Цель изобретения — ттовышение до5 стоверности работы устройства.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство для сдвига с самоконтролем содержит m одноразрядных модулей памяти 1, счетчик ? с коэффициентом пересчета п (и — емкость одноразрядного модуля памяти, m n — задержка регистра сдвига в тактах), 15 тп+1 буферных триггеров (БТ) 3, делитель 4 с коэффициентом деления m n + 1, входной 5 и выходной 6 В-триггеры, элемент НЕ 7, элемент И 8 и сумматор

9 по модулю два. На чертеже показаны 20 также информационные входы 10 и выход 11, первый 12 и второй 13 тактовые входы, контрольный выход 14 устройства, шина 15 нулевого потенциала.

Тактовые импульсы на входах 12 и 13 25 имеют период Т, длительность Т/2, причем импульсы ТИ2 (вход 13) опережают импульсы ТИ1 (вход 12) на Т/4.

Устройство для сдвига функционирует следующим образом. 30

Допустим, что в первом такте работы устройства на адресные входы модулей памяти l с выходов счетчика

2 поступает код, соответствующий выбору ячеек с номером О, т.е. счетчик

2 находится в нулевом состоянии.Кроме того, предположим, что в этом такте работы устройства на первом выходе делителя 4 присутствует первый отрицательный импульс, по длительности 10 и положению совпадающий с положительным полупериодом сигнала на входе

13. Бит информации, поступающий на вход 10 устройства в первом такте, будем считать первым. Этот бит положительным фронтом тактового импульса

ТИ1 на входе 13 записывается в БТ 3,, положительным (задним) фронтом импульса с первого выхода делителя 4 этот же бит информации записывается 50 во входной D-триггер 5, где хранится до прихода положительного фронта второго импульса с первого выхода делителя 4 (этот импульс вырабатывается в (m n + 1)-м такте). Затем при ТИ1= — 1 первый бит записывается в ячейку с номером О модуля памяти 1, . Во втором такте выбраны ячейки с номером 1 модуле11 т<амЯти 1 и T д ° B (и+ 1 ) м

5 2 такте счетчик 2 возвращается в нулевое состояние, на вход устройства поступает (n+1) é бит информации и вновь выбирается ячейка с номером О.

При этом первый бит информации при

ТИ1 = О считывается из модуля памяти

1, и положительным фронтом тактового импульса ТИ2 записывается в БТ 3 а с выхода которого при ТИ1 = 1 переписывается в ячейку с номером О модуля памяти 1 . В (2n+1)-м такте первый бит с выхода БТ 3 при ТИ1 = 1 переписывается в ячейку с номером О модуля памяти 1 и т.д . В п m-м такте первый бит при ТИ1 = О считывается из модуля памяти 1, положительным фронтом тактового импульса ТИ2 переписывается в БТ 5 ., и поступает на выход устройства. Второй бит информации во втором такте записывается в ячейку с номером 1 модуля памяти в (n+2) ì такте — в БТ 3 и с его выхода в ячейку с номером 1 модуля памяти 1 и т.д. и в (nm+i)-м такте поступает на выход устройства; и-й бит информации в указанном выше порядке последовательно проходит ячейки с номером п-1 модулей памяти 1 и в (nm + n-1)-м такте поступает на выход устройства. Затем указанный процесс продвижения информации по ячейкам модулей памяти 1„ — 1 повторяется.

Таким образом, на выходе реализуется функция последовательного и mразрядного регистра сдвига, причем сигнал на выходе БТ 3 <„ (где i=i m) оказывается задержанным по отношению к сигналу на выходе БТ 31 на i п тактов, что позволяет использовать данное устройство в качестве линии задержки с отводами для цифрового фильтра.

Первый бит информации в nm-м такте с выхода устройства положительным фронтом тактового импульса ТИ1, проинвертированного элементом НЕ 7, записывается в выходной D-триггер 6,. где хранится до конца (nm+1)-го такта. Выходные сигналы входного 5 и выходного 6 D-триггеров поступают на входы сумматора 9 по модулю два, который в случае их несовпадения вырабатывает сигнал "1", Если ячейка. с номером О какого-либо из модулей памяти 1 неисправна, то в (nm+1)-м такте на входах элемента И 8 одновременно присутствует сигнал "1" с выхода сумматора 9 по модулю два и положи535

Составитель А.Дерюгин

Редактор M.ÀHäðóøåíêî Техред И.Попович Корректор М.Шароши

Тираж 588 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Заказ 5570/51

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4

3 1352 тельный импульс с второго выхода делителя 4, в результате чего на выходе элемента И 8, являющимся контрольным выходом устройства вырабаУ .5 тывается сигнал ошибки в виде положи- тельного импульса, совпадающего по положению и длительности с импульсом на первом выходе делителя 4. В этом же (пт+1)-м такте положительным фронтом второго импульса с первого выхода делителя 4 во входной D-триггер 5 записывается (nm+1) — и бит информации, который в указанном выше порядке после."овательно проходит ячейки с номером 1 . одулей памяти 1 и по аналогии с описанным выше контролируется исправность ячеек с номером 1. Далее этот процесс повторяется для ячеек с остальными номерами, в результате чего за время (шп+1)п тактов контролируется исправность всех ячеек всех моделей памяти.

Формул а из обретения Z8

Устройство для сдвига с самоконтролем, содержащее m одноразрядных модулей памяти, m+1 буферных триггеров и счетчик с коэффициентом пересчета и (и — емкость одноразрядного модуля памяти, шп — задержка устройства для сдвига в тактах), причем. входы разрешения выборки одноразрядных модулей памяти соединены с шиной нулево35 го потенциала устройства, а входы разрешения записи и вход счетчика являются первым тактовым входом устI ройства, выходы счетчика соединены с адресными входами одноразрядных модулей памяти, информационные вход и выход i-го одноразрядного модуля памяти (i=i, m) соединены соответственно с выходом i-ro и с D-входом (i+1)-ro буферного триггера, D-вход первого и выход последнего буферных . триггеров являются соответственно информационными входом и выходом устройства, С-входы буферных триггеров являются вторым тактовым входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повьш ения достоверности работы устройства, в него введены делитель с коэффициентом деления mn+1 входной и выходной Dтриггеры, сумматор по модулю два, элемент НЕ и элемент И, причем вход делителя соединен с С-входом буферного триггера, а первый выход — с

С-входом входного D-триггера, D-вход которого соединен с D-входом первого буферного триггера, а выход — с первым входом сумматора по модулю два, второй вход которого соединен с выходом выходного D-триггера, D-вход которого соединен с выходом последнего буферного триггера, а С-вход— с выходом элемента НЕ, вход которого соединен с входом разрешения записи первого одноразрядного модуля памяти, выход сумматора по модулю два соединен с первым входом элемента И, второй вход которого соединен с вторым выходом делителя, а выход является контрольным выходом устройства.