Вычислительное устройство

 

Изобретение относится к области вычислительной техники и может быть использовано в специализированных вычислителях в системах многомерной обработки информации. Целью изобретения является расширение класса ре- „шаемых задач за счет возможности вычисления выражения Yj, ( , + + B;)(CjY,+ D.) (i 1, ... N, N - размерность массивов аргументов и результатов). Устройство содержит N со ел ел со 4;;

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 06 F 7/544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГЯСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4093758/24-24 (22) 23.07.86 (46) 30.11.87. Бюл. ¹ 44 (71) Донецкий политехнический институт (72) А.И,Слепцов, Л.А.анисько, С.М.Вороной и А.К.Зуенко (53) 681.325(088.8) (56) Авторское свидетельство СССР № 686030, кл. С 06 F 7/50, 1978.

Авторское эидетельство СССР

¹ 1154667, кл . С 06 F 7/544, 1983.

ÄÄSUÄÄ 1355974 А1 (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и может быть о использовано в специализированных вычислителях в системах многомерной обработки информации. Целью изобретения является расширение класса ре,шаемых задач за счет возможности вычисления выражения Y = (А Y, +

+ В )(С;У,+ D ) (i = 1, ... N, Nразмерность массивов аргументов и результатов) . Устройство содержит N

135 вычислительных блоков, каждь:j;: i-й вычислительный блок содержит сумматоры коэффициентов делимого и делителя, первый сумматор частного, регистры сумм делимого, делителя, частного, регистры переносов делимого, делителя, частного, сумматоры делимого, делителя, второй, третий и четвертый сумматоры частного, дешифраторы делимого, делителя, частного, узлы формирования делимого, делителя, частного, регистры промежуточных результатов делимого, делителя, коммутаторы первого коэффициента делимо5974 го, второго коэффициента делимого> первого коэффициента делителя, второго коэффициента делителя, первый и второй, коммутаторы частного, регистр делимого, регистр делителя, регистры первого коэффициента делимого, второго коэффициента делимого, первого коэффициента делителя, второго коэффициента делителя. Кроме того, устройство содержит распределитель импульсов 35,три регистра начальных условий 36, 37, 38, вход 39 запуска, выходы 40,1. ..,, 40.N.

4 ил.

Изобретение относится к вычислительной технике и может быть применено в специализированных вычислителях.

Целью изобретения является расширение класса решаемых задач за счет возможности вычисления выражения Y; = — (A.Y. + В,) /(С;у;, + Di) (1

1, ..., N; N — размерность массивов аргументов и результатов). 10

На фиг.1 представлена структурная схема устройства; на-фиг.2 — функциональная схема вычислительного блока; на фиг.3 функциональная схема узла формирования делимого (делителя); на фиг.4 — функциональная схема узла формирования частного.

Устройство содержит N вычислительных блоков, ка цый i-й вычислительный блок (i = 1,N) содержит сумматоры20 коэффициентов делимого 1,i и делителя 2.i первый сумматор частного З.i, регистры сумм делимого 4.i, делителя

5.i частного б.i регистры переносов делимого 7.i делителя 8.i част, .25 ного 9.i сумматоры делимого 10.i, делителя 11.i второй, третий, четвертый сумматоры частного 12.i 13„i и 14.i, дешифраторы делимого 15.i, делителя 16.i частного 17 ° i узлы формирования делимого 18,i, делителя

19.i частного 20.i, регистры промежуточных результатов делимого 21.i„ делителя 22.i коммутаторы первого коэффициента делимого 23.i, второго коэффициента делимого 24,i, первого коэффициента делителя 25.i второго

А А + В . С. 1 (1)

1 i-1

1 1-1 У

А Б + В. Dj» (2)

1-1 1

У вЂ” I jl

1,k;

С . В.,+

1 1 -1

2 коэффициента делителя 26.1 первый и второй коммутаторы частного 27 ° i

28.i регистр делимого 29.i регистр делителя 30.i регистры первого коэффициента делимого Çi.i второго коэффициента делимого 32.i первого коэффициента делителя 33.i второго коэффициента делителя 34.i распределитель 35 импульсов, три регистра Зб, 37 и 38 начальных условий, тактовый вход 39 устройства, выходы 40.1-40.N.

Узел формирования делимого {делителя) содержит регистр 41, накапливающий сумматор 42, сдвиговый регистр 43, коммутатор 44, первый 45 второй 46 и третий 47 элементы ИЛИ.

Узел формирования частного содержит накапливающий сумматор 48, сдвиговый регистр 49, коммутатор 50. .Устройство функционирует следующим образом.

Алгоритм работы устройства основан на том, что вычисление по формУле A Y В, Y. N

У + 0 . з, Ф 9

1 1- i 1 заменяется, следующей последователь- ностью вычислений:

А() =D,=1, — () (1 1 (j 1) () A; Ун + у

Ijt у (j-tl а

I к (j1 — ())

С, В (j1 где А = А()-1) к, и (jl в„ = в,,,„„ — "- (j- t) );+t

D . = D (j- ) К.1 (j)

Выражения (i ), (3 ), (2), числяютс я соответственно по (4) выалгорит+ В,11 х

1 (6) 2Н2 + (; !. а + Р 1)

m-1 1 1-1, 111 1

- (j) с.

1-1 In — 2с

-()

1, 1))- 1 (7) 2Н + А )!

))1 -1 !

+ в()) х

Н3 м — (jl

Х d 1 -1 (8) + D; х (!) - (j1 - () 1 — 21. ! (9) Нз

I а а а о выражение (5) вычисляется ритму:

m= 1,q по алго-.

+ В; (10) — 21 .

1, m-1 ь 2Нь + C()l (! l + D(!)

К m

I — 27. (jl

1, »а-1 мам:

Н х С.) \""1 Ф

2Н „,,+ A(j) (j)

1 \-1,Ю вЂ” 2a, m „

= 0; (4) l)1

R(jl У (5) 55974

Кроме того A() В",! С 1) (,!)1 У t У; Ъ; ( (2-

В исходном состоянии в соответствии с выражениями (6)-(12) в регистре 36 начальных условий записаны

А, С,, В „ D в регистре 37 — Y„ регистре 38 — единица. В регистрах коэффициентов 3 1.i, 32.i, 33.i, 34.i записаны соответственно А, В), С ., 10 Р., в регистрах промежуточных результатов 2i.i 22.i в регистре 29.i в регистрах 4 1 узлов формирования делимого и делителя 18.i, 19.i записаны нули, а в регистрах 43 и 49 уз15 лов формирования — единица в младшем разряде.

Процесс вычисления Y., i = 1,N осуществляется в три этапа: на первом этапе — параллельно по алгоритмам (6) и (7), на втором — параллельно по алгоритмам (8) и (9), на третьем— параллельно по алгоритмам (10), (1 1), (12) .

На первом этапе параллельно вычис25 (1! Ii) ляют ся коэффициенты А . и С, на втором — В . и D, на третьем— () (1)

Y . Первый и второй этапы осущест1 вляются за 2k+ q циклов каждый, а третий — за 4k+ q циклов.

В каждом m-м цикле (m= 1,2q) вычислений первого (второго) этапа в соответствии с управляющим сигналом с входа 39 устройства происходит сдвиг регистра 36 начальных условий, 35 На коммутаторы 23.р., 24 р., 25.р,, 26 р. p=(j-1) k+i, поступают цифры

t m-2 (i-1)) —.х разрядов A . С .

2у (." х

i, nl-1

Н =2Н, +1, () 1 (1) (11

1 (12) — I i) — (j ) — () l - (1) (j) где а,»„, Ь;, с),„, d;,„, 1

1 с

r, „, у, — цифры m-х разрядов

А" .В" (;" В(Е! R)

Э 1 1 1 Ъ (1; Э; У

Y(, l соответственно;

R." Y — числа представленные (1

i,m

Ф своими m старшими разрядами.

I

Ф

При этом х = xm-2, где

tn= t х p(A,В,С,D,A,H,Ñ,D,Å,R}; х,„е (1,0, а

1,2}; Y — - . у 2, у е (1 0,1}. соответственно, которые управляют выдачей в младшие разряды сумматоров t.р, 2.р содержимого регистров 31.р, 32.р, 33.р, 34.р, р = (j — 1) k+i, таким образом, что в соответствии с

45 алгоритмами (6) и (7), (8) и (9) на сумматоры 1.р, 2.р, p = (j-1)k+i, выдается дополнительный код, если (m-2(i-1)) -я цифра А ., С - (В .

50 (jj

D 1, ) равна 1, прямой код, если цифра равна 1, удвоенный код, если цифра равна 2, и код не выдается, если соответствующая цифра равна О. Одновременно сумматоры 10.р, 11.р, р (j-1)k+1, j = 1,k, осуществляют суммирование содержимого четырех старших разрядов регистров сумм 4.р, 5.р и регистров переносов 7.р, Я.р. р

5 135597 (j-1)k+i, соответственно, Дешифраторы 15.р, 1б.р анализируют три старших разряда полученных сумм и формируют цифры (тп-2(i-1)) -х разрядов

А,, С (В .), D ) ), которые аналогичным образом управляют выдачей

)кода с регистров коэффициентов

31.р+1, 32.р+1, 33.р+1, 34.р+1 на

f0 сумматоры 1.р+1, 2.р+1. Кроме того, дешифраторы 15.р и 16.р выдают коды полученных цифр соответственно в узлы формирования делимого и делителя

18.р, 19.р, которые формируют результат в системе счисления (О; 1) Сдвиг регистра 43 этих узлов происходит по управляющему сигналу с выхода распределителя 35 импульсов. На сумматоры 1.р и 2.р, р = (j-1)k+i, поступают в соответствии с (6) и (7) сле20 дующие величины: коды содержимого регистров 4,р, 5.р, 7.р, Я.р, р (j-1)k+i, удвоенные цифры (тп-2 х

-()) -()) - ()) 25 х (i-1))-ro разряда А ., С . (В; — ()

D, ) (выдаются в дна старших разряда сумматоров 1.р и. 2.р соответственно), .После окончания переходного процесса сформированные на выходах сумматоров 30

1.р и 2.р коды принимаются в виде поразрядных сумм и переносов в регистры сумм 4.р, 5.р и переносов 7.р, 8.р.

По окончании первого этапа, т.е. после выполнения 2k+ q циклов, н соответствии с управляющим сигналом с выхода распределителя 35 импульсов происходит сброс регистров 4.i 5.i

7.i 8.1 и прием А;, С; в регистры »0 промежуточных результатов 21.i u

22.i с выходов узлов формирования делимого и делителя 18.i 19.i

1,N.

Сброс регистра 41 узлов формирова- 45 ния 18.i и 19.i происходит в соответствии с управляющим сигналом с первого выхода распределителя 35 импульсов, т,е. н начале первого цикла второго этапа, 50

По окончании второго этапа, т,е. после выполнения 4k+ 2q+ 1 циклов с начала работы устройства, в соответствии с управляющим сигналом с выхода распределителя 35 импульсов происходит прием я регистры 31,i и 33.i c выходов регистров 21.i и 22.i коэффициентов Л ., С;, вычисленных на пер» вом этапе, а регистры 32„i и 34.i c

4 б выходов узлов формирования 18.i u !

9 » принимают коэффициенты В;, D вычисленные на втором этапе. Сброс регистров 41 узлов 18.i и,19,i происходит в соотнетствии с управляющим сигналом (2k+1)-ro выхода распределителя 35 импульсон, т.е. в начале третьего этапа °

В тп-м цикле вычислений третьего этапа происходит сдвиг регистров 37 и 38 начальных условий, и на выходы коммутаторов 23.р, 25.р поступает цифра (тп-4(j-1)) -го разряда У > ), а на коммутаторы 24.р и 26.р — цифра 1 с выхода регистра 38, которые управляют выдачей в младшие разряды сумматоров 1.р и 2.р содержимого регистров

31.р, 32.р и 33.р, 34.р в соответствии с алгоритмами (10) и (1)) Одновременно с этим на сумматоры 10.р и 11.р поступает содержимое регистров

4.р, 5.р и 7.ð, 8.р, соответственно

p = (j-1)k+L, Полученные коды

» ь

Н „, (. ) и Н ., поступают

»»»-»- (j»!- » м- ) ()-»)-» соответственно на дешифраторы 15.р и

1б,р, которые формируют цифры ()) (j)

1,,(. „, и г,. (j- „° Цифра ()) м»4(»), поступает B Мвухразряд ! ный регистр 29.р. Кроме того, на сумматоры 1.р и 2.р в соответствии с (10) и (11) поступают коды Н (.

»»»- т. (j-») ь и Н 4(.,) с выходов регистров

)-» -1 сумм и переносов 4.р, 7.р и 5,р, 8.р, р = (j-1)k+i и удвоенные цифры

)тп-4(j,1)-1j-ro разряда ЕЮ и R () (выдаются н два старших разряда) ° После окончания переходного процесса сформированные на выходах сумматоров

1.р и 2.р коды принимаются в виде поразрядных сумм и переносов в регистры 4.р, 5.р, 7.р, 8.р, р= (j-1)k+i ° (j)

Кроме того, цифры 1 . () и

il l»»- ) () - ») - » () )

r, (, „ поступают в узлы фор1»»мирования 18.р и 19.р соответственно, которые формируют коды Е ())

- ()- )(j) и К ),, . По управляющему сигналу с выхоца распределителя 35 импульсов происходит сдвиг регистра 43 и прием в регистр 41 узлов формирования 18.р и 19.р вычисленных н предыдущем такте Е ()) и R, )

, »»» - Ф ((- » l- 2»»»»»- »- () - ») 13559

74

Формула

z-го вычислительного блока соединен с выходом регистра суммы делимого этого блока, выход узла формирования делимого i-ro вычислительного блока соединен с информационным входом регистра промежуточного результата этого блока, первый выход дешифратора делимого i-ro вычислительного блока соединен с входом третьего слагаемого сумматора коэффициента делимого этого блока, вход запуска устройства соединен с входом сдвига первого регистра начальных условий и входом запуска распределителя импульсов, (2j-1) -й и 2j-й выходы которого соединены соответственно с синхронизирующими входами регистров сумм делимого и первыми входами сдвига узлов формирования делимого (j,k+j, k(k-1)+j) -ro вычислительных блоков, 7

В начале,(m+1) -го цикла по управляющему сигналу с выхода распределителя 35 импульсов содержимое регистра 4 1 узла формирования делителя 19.р поступает в регистр 30.р, регистр

29.р передает цифру 1; „, (.,), два старших разряда сумматора З.р, а п (5) цифра г;,(,. „,, управляет выдачей через коммутатор 27.р на сумматор 50

З.р содержимого сумматора 48 (j) ((;,,„ (;,1 ) узла формирования частного 20.Р, Р = (j-1)k+i Кроме того, на сумматор З.р с выходов регистров сумм б.р и переносов 9.р пос. ту ает удвоенный код Н; (5,)

Одновременно по управляющему сигналу с выхода распределителя 35 импульсов содержимое регистров б.р и 9.р поступает на вход сумматора 12.р, который передает полученный код на сумматоры 13.р и 14.р. На эти сумматоры также поступает содержимое регистра 25

30.р (R,, сумматор 13.р (j) (51 вычисляет Н +1/2R „, (., - (- ) -2 (1- )т зо сумматор 14 ° p - н„-<(- )-2

Первые разряды полученных сумм поступают,на вход дешифратора 17.р, который формирует пифруY, 4 >= (5-1)-2

Полученная цифра управляет выдачей на сумматор З.р кода R (ij )

1 ) -Ф (5-s)-2 из регистра 41 узла формирования де- 40 лителя 19.р, p = (j-1)1с+1, поступающего также в узел формирования частного 20.р, который формирует код (51

Y . „, (. „ в двоичной системе счи1 -Ф j- 1-2 45 сления.

8 изобретения

Вычислительное устройство, содержащее первый регистр начальных значений, распределитель импульсов и N вычислительных блоков (N — размерность массивов аргументов и результата), каждый из которых содержит сумматор коэффициентов делимого, регистр суммы делимого, коммутатор первого коэффициента делимого, регистр первого коэффициента делимого, дешифратОр делимого, узел формирования делимого и регистр промежуточного результата делимого, причем выход регистра первого коэффициента делимого

i-го вычислительного блока (i = i

N) соединен с первым информационным входом коммутатора первого коэффициента делимого этого блока, выход коммутатора первого коэффиции ента делимого i-го вычислительного блока соединен с входом первого слагаемого сумматора коэффициента делимого этого блока, вход второго слагаемого сумматора коэффициента делимого (5!

Кроме того, цифра Y „

М. rn- )()-i) 2 управляет выдачей с регистров 31.p+k и 33.p+k коэффициентов А ; и С (,." 1 на сумматоры 1.p+k и 2.p+k, р = (j-1) k+i.

Поеле окончания переходного процесса сформированный на выходе сумматора З.р код принимается в виде поразрядных сумм и переносов в регистры б.р и 9.р....,k), (2k+2j-1) -й и (2k+2j) -й выходы распределителя импульсов соединены соответственно с входами стробирования выборки регистров сумм делимого и вторыми входами сдвига узлов формирования делимого ((.j 1)-)с+1, (j-1) k+2, ..., j kj-го вычислительных блоков, первый и (21+1)-й выходы распределителя импульсов соединены соответственно с

10 гистров суммы и переносов делимого этого блока,, выходы регистров суммы и переноса делимого i-ro вычислительного блока соединены соответственно с входами первого и второго слагае-. мых сумматора делимого этого блока, выход сумматора делимого i-го вычислительного блока соединен с входом дешифратора делимого этого блока, выходы с первого по третий дешифратора делимого i-ro вычислительного блока соединены с информационными входами узла формирования делимого этого блока, выходы узла формирования делимого и регистра промежуточных результа.тов делимого х-го вычислительного блока соединены соответственно с информационными входами второго и первого регистров коэффициентов делимого этого блока, инверсные выходы и выходы со сдвигом на один разряд в сторону старших разря.-. дов первого и второго регистров коэффициентов делимого вычислительного блока соединены с вторым и третьим информационными входами коммутаторов соответственно первого и второго коэффициентов делимого этого блока, прямые выходы регистров первого и второго коэффициентов делителя х-го вычислительного блока соединены с первыми информационными входами комV мутаторов соответственно первого и второго коэффициентов делителя этого блока, выходы коммутаторов первого и второго коэффициентов делителя i-ro вычислительного блока соединены с входами первого и второго слагаемых сумматора коэффициентов делителя, входы третьего и четвертого слагаемых сумматора коэффициентов делителя

i ãо вычислительного блока соединены с выходами соответственно регистров сумм и переносов депителя этого блока, первый и второй выходы сумматора коэффициентов делителя д-ro вычислительного блока соединены с информа.— ционными входами состветственно регистра суммы и переносов делителя этого блока, выходы которых соединены с входами первого и второго слагаемых сумматора делителя этого блока, выход сумматора делителя i-го вычислительного блока соединен с входами дешифратора делителя этого блока, выходы с первого по третий и четвертый выход дешифратора целителя i-го вычислительного блока соединены соответственно с информационными входами

9 1355974 первым и вторым входами сброса узлов формирования делимого вычислительных блоков с первого по N-й, (4k+1)-й выход распределителя импульсов соединен с синхронизирующими входами регистра промежуточных результатов делимого вычислительных блоков с перN-Й, (4k+2) -Й выход распределителя импульсов соединен с синхронизирующими входами регистров первого Я коэффициента делимого и регистров сумм делимого вычислительных блоков с первого по N-й, о т л и ч а ю щ ее с я тем, что, с целью расширения класса решаемых задач за счет обес- 15 печения возможности вычисления выражения Y, = (A,Y.,+ 8;) /(C. Y, „+ D ), в него введены второй и третий регйстры начальных значений, а в каждый вычислительный блок введены сум- 2() матор коэффициента делителя, регистр переноса делимого, регистр второго коэффициента делимого, коммутатор второго коэффициента делимого, сумматор делимого, регистр первого коэф- 25 фициента делителя,. коммутатор первого 1 оэффициента делителя, регистр второго коэффициента делителя, коммутатор второго коэффициента делителя, регистр суммы делителя, регистр пе- Зо реноса делителя, сумматор делителя, дешифратор делителя, узел формирования делителя, регистр промежуточного результата делителя, регистр делителя, первый коммутатор частного 35 второй коммутатор частного, первый сумматор частного, регистр суммы частного, регистр переноса частного, второй сумматор частного, третий сумматор частного, четвертый сумматор частного, дешифратор частного и узел формирования частного, причем выход регистра второго коэффициента делимого

i-го вычислительного блока соединен с первым информационным входом коммутатора второго коэффициента делимого этого блока, выход коммутатора второго коэффициента делимого х-го вычислительного блока соединен с входом четвертого слагаемого сумматора коэффи.циентов делимого этого блока, вход пятого слагаемого сумматора коэффициентов делимого i-го вычислительного блока. соединен с выхсдом регистра переносов делимого этого блока, первый и второй выходы сумматора коэффициентов делимого i-ro вычислительного блока соединены с информа ционными входами соответственно ре-.

11 1355974 узла формирования делителя и входом су пятого слагаемого сумматора коэффи- н циентов делителя этого блока, вьгход с узла формирования дечителя i-го вы- ча числительного блока соединен с инфор- вь

5 мационными входами регистра промежуточного результата делителя этого с блока, выходы регистра промежуточно- ст го результата делителя и узла форми- ча рования делителя i-го вычислительно- 10 су го блока соединены с информационными ли входами регистров соответственно со первого и второго коэффициентов де- га лителя этого блока, инверсные выходы эт и выходы со сдвигом на один разряд 15 вт в сторону старших разрядов первого и с второго регистров коэффициентов дели- ст теля i-ro вычислительного блока сое- то динены с вторым и третьим информаци- тр онными входами коммутаторов соответ- 2р но ственно первого и второго коэффици- ди ентов делителя этого блока, выходы го с первого по третий дешифратора дели- ча мого m-ro вычислительного блока (m=

25о — 1,И, m 9 j, k, j = 1 k) соединены с первыми управляющими входами коммутаторов первых коэффициентов соответственно делимого и делителя (m+1)-го вычислительного блока, выходы с первого по третий дешифратора делителя m-ro вычислительного блока соединены с первымг управляющими входами коммутаторов вторых коэффициентов делимого и делителя (m+1)-го вычисли35 тельного блока, четвертый и пятый выходы дешифратора делимого i-ro вычислительного блока соединены с информационными входами регистра делимого этого блока, выходы с первого по третий дешифратора делителя i-го вычислительного блока соединены с управляющим входом первого коммутатора частного этого блока, выход узформирования делителя 1-ГО Вычис- 45 лительного блока соединен с информационным входом регистра делителя и первым информационным входом второго коммутатора частного этого блока, выход регистра делимого х-го вычислительного блока соединен с входом первого слагаемого первого сумматора частного этого блока, .входы второго и третьего слагаемых первого сумматора частного 1.-го вычислительного блока соединены с выходами соответственно первого и второго коммутаторов частного этого блока, входы четвертого и пятого слагаемьгх первого!

2 мматора частного i — ro вычислителього блока соединены соответственно выходами регистра суммы и переноса стного этого блока, первый и второй ходы первого сумматора частного

ro вычислительного блока соединены информационными входами соответвенно регистра суммы и переноса стного этого блока, выходы регистра; ммы и переноса частного i-го вычистельного блока соединены с входами ответственно первого и второго слаемых второго сумматора частного ого блока, первый и второй выходы орого сумматора частного соединены входами первых слагаемых соответвенно третьего и четвертого суммаров частного этого блока, выходы етьего и четвертого сумматоров частго i-го вычислительного блока соенены с входами дешифратора частноэтого блока, выход дешифратора стного i-,го вычислительного кода соединен с информационным входом узла формирования частного и управляющим входом узла формирования коммутатора частного, выход узла формирования частного i-ro вычислительного блока соединен с первым информационным входом первого коммутатора частного этого блока, выход регистра делителя соединен с входами вторых слагаемых третьего и четвертого сумматоров частного, выход дешифратора частного R-ro вычислительного блока ((R= k, 2k, ..., k(k-1)Ц соединен с вторыми управляющими входами коммутаторов первого коэффициента делимого и делителя вычислительных блоков с (i+1)-го по (.+k)-й, первый выход первого регистра начальных условий соединен с первыми управляющими входами коммутаторов первых коэффициентов делимого и делителя 1-х вычислительньгх блоков (1 = 1, k+1, ...,k(k +

+ 1) + 1), второй выход первого регистра начальных условий соединен с первыми управляющими входами коммутаторов вторых коэффициентов делимого и делителя 1-х вычислительных блоков, выход второго регистра начальных условий соединен с вторыми управляющими входами коммутаторов первых коэффициентов делимого и делителя вычислительных блоков с первого no k-й, вы" ход третьего регистра начальных условий соединен с вторыми управляющими входами коммутаторов вторых коэффициентов делимого и делителя с первого

l3 135597 по N-й, (2j-1) -й выход распределителя импульсов соединен с синхронизир ющими входами регистров переносов делимого, регистров переносов делителя и регистров суммы делителя 5 (j, j+k, (k-1) k+j) -х вычислительных блоков, 2j-й выход распределителя импульсов соединен с синхронизирующим входом (j,j+k, ...(k-1) k+j) -ro узлов формирования делителя (j = 1,k) „ 10 (2k+j) é выход распределителя импульсов соединен с входами стробирования выборки регистров сумм делителя, регистров переносов делимого и регистров переносов делителя ((j 1) k+1, 15 (j-1) k+2... ° ., j, kj-õ вычислительных блоков, (3k+j)-й выход распределителя импульсов соединен с первыми входами сдвига узлов формирования делителя 1(j — 1) k+1, (j -1) k+2 ....., j,Е)-х 211 вычислительных блоков, (4k+j+2) -й выход распределителя импульсов соединен с синхрониэирующими входами регистров сумм и переносов частного и регистров делимого и делителя ((j — 1)х 25

x k+ 1, (j — 1) k+2, ..., j,k J — х вычислительных блоков, (5k+ j + 2)-й выход распределителя импульсов соединен с вторым входом сдвига узлов формирования частного, (4k+1) -й выход распределителя импульсов соединен с входами сброса регистров сумм и переносов делителя и регистров переноса делимого и синхронизирующим входом регистра промежуточных результатов делите- 35 ля вычислительных блоков с первого по N-й, (4k+2) -й выход распределителя импульсов соединен с синхронизирующими входами первого и второго коэффициентов делителя, регистров вто- 40 рого коэффициента делимого, регистров сумм и переносов делителя, регистров переносов делимого вычислительных блоков с первого по N-й, (6k+3) -й выход распределителя импульсов сое- 45 динен с управляющими входами коммутаторов первого и второго коэффициентов делимого и делителя, первого и второго коммутаторов частного вычислительных блоков с первого по N-й

4 14 и входом сдвига второго регистра начальных условий, (6k+4) é выход распределителя импульсов соединен с информационными входами коммутаторов первого и второго коэффициентов делимого и делителя вычислительных блоков с первого по N-й, выход дешифратора частного является -м выходом устройства, причем каждый узел формирования частного содержит накапливающий сумматор, коммутатор и регистр сдвига, причем вход сдвига узла формирования частного соединен с входом сдвига регистра сдвига, выход которого соединен с управляющим входом коммутатора,, информационные входы которого соединены с информационными входами узла, выход коммутатора соединен с информационным входом накапливающего сумматора, выход которого соединен с выходом узла формирования частного, причем каждый из узлов формирования делимого и делителя содержит регистр, накапливающий сумматор, сдвиговый регистр, коммутатор и три элемента ИЛИ, причем первый и второй входы сброса узла формирования делимого и делителя соединены соответственно с первым и вторым входами первого элемента И1П1, выход которого соединен с входом сброса регистра, синхронизирующий вход которого соеч динен с выходом второго элемента ИЛИ, первый и второй входы которого объединены с первым и вторым входами третьего элемента ИЛИ и соединены соответственно с первым и вторым входами сдвига узла формирования делимого и делителя, информационный вход регистра соединен с выходом накапливающего сумматора, информационный вход которого соединен с выходом коммутатора, управляющий вход которого соединен с выходом регистра сдвига, вход сдвига которого соединен с выходом третьего элемента ИЛИ, информационные входы коммутатора соединены с информационными входами узла формирования делимого и делителя.

1355974

Ю

Ъ

1355974

pe+1

Составитель С.Куликов

Техред А. Кравчук Корректор Г.Решетник

Редактор И.Рыбченко

Заказ 5794/42 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

/

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4