Устройство адресации оперативной памяти

 

Изобретение относится к области вычислительной техники и может быть использовано в устройствах адресации памяти больших ЦВМ. Целью изобре1 18 тения является повьшенйе быстродействия устройства. Устройство содержит дешифратор 1, первую .группу элементов И 2, первую группу элементов ИЛИ 3/ группу 4 элементов задержки, группу 5 триггеров, вторую и третью группы элементов И 6,7, вторую группу элементов ИЛИ 8, третью группу элемен- :тов ИЛИ 9, группу 10 регистров, блок 11 элементов И, группу 12 счетчиков , группу 13 элементов ИЛИ-НЕ, группу 14 сумматоров, коммутатор 15, шифратор 16. Устройство осуществляет адресацию свободных объемов оперативной памяти, автоматически выбирая адрес по запросу процессора ЦВМ. 1 ил. С САЗ Oi Oi 05 OS

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4084191/24-24 (22) 10.07.86 (46) 23. 12.87. Бюл. Н 47 (72) М.М.Зарецкий, В.В.Мазаник, С.В.Ефимов и В.Д.Костюченко (53) 681.3(088.8) (56) Авторское свидетельство СССР

М 629536, кл. С 06 F 9/00, 1978.

Авторское свидетельство СССР

И 1211738, кл .G 06 F 13/00, 1985 ° (54) УСТРОЙСТВО АДРЕСАЦИИ ОПЕРАТИВИОЙ ПАМЯТИ (57) Изобретение относится к области вычислительной техники и может быть использовано в устройствах адресации памяти больших ЦВМ. Целью изобре„„SU„„1361566 д11 4 0 06 F 13/00 тения является повышение быстродействия устройства. Устройство содержит дешифратор l первую группу элементов И 2, первую группу элементов ИЛИ 3, группу 4 элементов задержки, группу 5 триггеров, вторую и третью группы элементов И 6,7, вторую группу элементов ИЛИ 8 третью группу элементов ИЛИ 9, группу 10 регистров, блок 11 элементов И, группу 12 счетчиков, группу. 13 элементов ИЛИ-НЕ, группу 14 сумматоров, коммутатор 15, шифратор 16. Устройство осуществляет адресацию свободных объемов оперативной памяти, автоматически выбирая адрес по запросу процессора ЦВМ. 1 ил.

1566

1

136

Изобретение относится к вычислительной технике и может быть использовано в устройствах адресации памяти больших ЦВМ.

Целью изобретения является повышение быстродействия устройства.

На чертеже представлена структурная схема устройства.

Устройство содержит дешифратор первую группу 2 элементов И, первую группу 3 элементов ИЛИ, группу 4 элементов задержки, группу 5 триггеров, вторую, третью группы элементов И 6 и 7, вторую группу элементов ИЛИ 8, третью группу 9 элементов ИЛИ, группу 10 регистров, блок !1 элементов И, группу 12 счетчиков, группу 13 эле ментов ИЛИ-НЕ, группу 14 сумматоров, коммутатор 15, шифратор 16, информа ционный выход 17 устройства, вход 18 объема устройства, вход 19 установки устройства, выход 20 признака отсутствия массива устройства, вход 21 чтения устройства, вход 22 записи адреса массива устройства, вход 23 записи начального адреса устройства, вход 24 начального адреса устройства, вход 25 адреса свободного массива устройства, выход 26 адреса устройст ва и выход 27 объема устройства.

Устройство работает следующим образом.

Перед началом работы сигнал с входа 19 через элементы ИЛИ 3 обнуляет все триггеры 5. Затем подаются на входы l8> 24 и 23 коды объема блока, начального адреса списка блоков и признак записи начального адреса. По каждому такому набору сигналов в К-й регистр 10 (где К вЂ” объем блока) записывается адрес с входа 24, После записи всех начальных адресов устройство готово к записи либо чтению адресов свободных блоков любого объема.

Предполагается, что каждый список адресов свободных блоков объема К, включающий адреса P блоков, содержит

С-й адрес (С = l, P) в ячейке памяти с адресом А + С, где А — начальный адрес К-ro списка. Кроме того, су-. ществует ограничение по длине всех списков, и начальные адреса распределены так, что при заполнении всех списков занимаемые ими ячейки памяти не пересекаются.

После заполнения регистров 10 начальными адресами устройство может работать на чтение либо запись.

При чтении подаются сигналы 21 и 18: признак чтения и требуемый объем. Сигнал с соответствующего объему К-го выхода дешифратора 1 через (К-1)-й элемент ИЛИ 8 пройдет на

К-й элемент И 7, который подготовлен к открытию сигналом 21. Если список массивов объема К пуст, то сигнал с дешифратора 1 через элементы И 6 и ИЛИ 8 пройдет на выход С-го элемента И 7 (С, К+1), через элемент ИЛИ 9 на коммутатор 15, шифратор 16 и на вход "-1" С-ro счетчика 12, список которого не пуст (если все списки пусты выдается сигнал 20). Сумма кодов регистра 10 и счетчика 12 с выхода сумматора )4 через коммутатор 15 будет выдана по сигналу С-ro элемента ИЛИ 9 в сопровождении кода "С" с выхода шифратора 16. Эта сумма равна адресу последнего в списке объема размером С. Затем от содержимого счетчика отнимается единица и он начинает указывать на предпоследний (невыделенный) массив. Если выделенный массив является единственным в списке, то по цепи ИЛИ-НЕ 13 — элемент 4 задержки — элемент ИЛИ 3 обнул яется С-й т риг г ер 5.

При записи подаются коды 18, 22 и 25 объема свободного массива, признаки записи и адреса этого массива, К-й выход дешифратора 1 через К-й элемент И 2 включает в единичное (подтверждает) состояние триггер 5, прибавляет единицу к содержимому счетчика 12 и через элемент ИЛИ 9 и коммутатор 15 выдает на выход 26 адрес, равный сумме содержимого регист.ра 10 и нового содержимого счетчика 12. По этому адресу (адресу последнего массива в К-м списке) записывается адрес свободного массива с входа 25, прошедший через группу элементов И 11.

Таким образом, предлагаемое устройство позволяет организовать ведение списков свободной памяти путем организации запоминания адреса свободных массивов, выделения адреса, хранящего начало свободного массива, и учета факта выделения массива.

Формулаизобретения

Устройство адресации оперативной памя ти, содержащее дешифратор, коммутатор, шифратор, с первой по третью группы элементов И, первую, вторую

Составитель С. Бурухин

Техред A. Кравчук Корректор 0. Кравцова

Редактор В.Бугренкова

Заказ 6292/49

Тираж 671 Подпис но е

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г,Ужгород, ул,Проектная,4

3 ) 36156 группы элементов ИЛИ, группу элементов задержки„группу триггеров и группу регистров, причем вход объема требуемой памяти устройства подключен к входу.дешифратора, выходы которого подключены к первым входам соответствующих элементов И первой группы, первым синхровходам соответствующих регистров группы и к первым входам соответствующих элементов ИЛИ второй группы, первый выход дешифратора соединен с первым входом первого элемента И второй группы, выход последнего элемента И второй группы является выходом отсутствия массива устройства, выход коммутатора является выходом адреса устройства, управляющие входы коммутатора объединены с и соответствующими входами шифратора, 2р выход к о тор ого явля ется выходом объема памяти устройства, выходы элементов зацержки группы соединены с первыми входами соответствующих элементов ИЛИ первой группы, вторые входы 25 которых объединены и являются входом установки устройства, выходы элементов VJIH первой группы соединены с нулевыми входами соответствующих триггеров группы, единичные и нулевые вы- 30 ходы которого подключены соответственно к выходам элементов И первой группы, к первым входам элементов И второй и третьей групп, вторые входы элементов И второй и третьей групп, начиная с второго, соединены между собой и с выходами соответствующих элементов ИЛИ второй группы, третьи входИ элементов И- третьей группы объединены и являются входом чтения устрой- 4р ства, объединенные вторые входы синхронизации и информационные входы ре6 4 гистров группы образуют соответственно вход записи начального адреса и вход начального адреса устройства, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия устройства, в него введены блок элементов И, третья группа элементов ИЛИ, группа элементов ИЛИ-НЕ, группа счетчиков и группа сумматорой, причем вход адреса массива устройства соединен с первым входом блока элементов И, второй вход и выход которого соединены соответственно с входом записи адреса массива устройства и с информационным выходом устройства, вход записи адреса массива устройства соединен с вторым входом К-го элемента И первой группы, выход К-ro элемента И третьей группы соединен с первым входом К-ro элемента ИЛИ третьей группы и с вычитающим входом

К-ro счетчика группы, выход К-ro элемента И первой группы соединен с вторым входом К-го элемента ИЛИ третьей группы и с суммирующим входом К-ro счетчика группы, выход К-ro элемента ИЛИ третьей группы соединен с К-м входом шифратора, вход сброса К-ro счетчика группы соединен с входом записи начального адреса устройства, выходы счетчиков группы соединены с первыми информационными входами соответствующих сумматоров группы и с группами входов соответствующих элементов ИЛИ-НЕ группы, выходы которых соединены с входами соответствующих элементов задержки группы, выходы регистров группы соединены с вторыми информационными входами суьыаторов группы, выходы которых соединены с информационными входами коммутатора.