Многоканальный интерполятор функций

 

Изобретение относится к. вычислительной технике и может быть использовано для воспроизведения функций при выводе информации на электронно-лучевые трубки, графопостроители и исполнительные механизмы в управляющих вычислительных машинахj а также в качестве программируемого п W со Oi сл 00 00 Pue.l

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Ш4 06 G 7/30 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4031647/24-24 (22) 03.03.86 (46) 23,12.87. Бюл. й- 47 (71) Институт кибернетики им. В.М. Глушкова (72) А.Ф. Кургаев и В.Н, Коробейников (53) 681.3(088.8) (56) Авторское свидетельство СССР

9 962995, кл. G 06 G 7/30, 1982.

Авторское свидетельство СССР

Р 1057967, кл. G 06 С 7/30, 1983.

„„SU„„1361588 А1 (54) МНОГОКАНАЛЬНЫЙ ИНТЕРПОЛЯТОР

ФУНКЦИИ (57) Изобретение относится к вычислительной.технике и может быть ис пользовано для воспроизведения функций при выводе информации на электронно-лучевые трубки, графопостроители и исполнительные механизмы в управляющих вычислительных машинах а также в качестве программируемого

13 генератора функции или генератора сигналов. Цель изобретения — повышение точности за счет формирования функций времени с переменным шагом интерполирования. Устройство содержит коммутатор каналов 1, цифроаналоговый преобразователь 2 и п каналов, каждый из которых состоит из сумматоров 3, 12, 13, 14, 20, ключей

4, 5, 6, 7, 8, 9 и 19, аналоговых запоминающих устройств 10 и .11, цифровых управляемых сопротивлений

15 и 16, интеграторов 17 и 18, блока управления 2 1. Каждый канал содер61588 жит ряд цепочек, состоящих из цифрового управляемого сопротивления 22, сумматора 23 и 26, ключей 24 и 28, аналогового запоминающего устройства 25, интегратора 27..Положительный эффект достигается за счет формирования независимых периодических или непериодических функций времени, аппроксимированных полиномом

Ньютона порядка m причем шаг интерполирования каждой из функций может изменяться независимо от изменения шага интерполирования других функций, 13 п.ф-лы, 3 ил.

Изобретение относится к вычислительной технике и может быть использовано для воспроизведения функций при выводе информации на электронно-лучевые трубки, графопостроители и исполнительные механизмы н управляющих вычислительных машинах, а также в качестве программируемого генератора функций или генератора сигналов.

Цель изобретения — расширение функциональных возможностей sa счет формирования функций времени с переменным шагом интерполирования.

На фиг. 1 представлена блок-схема интерполятора; на фиг. 2 — блок-схема блока управления, на фиг. 3— блок-схема коммутатора каналов.

Интерполятор состоит из коммутатора 1 каналов, цифроаналогового преобразователя 2 и и каналов, каждый из которых состоит из входного сумматора 3, первого 4, второго 5, третьего 6, четвертого 7, пятого 8 и шестого 9 ключей, аналоговых запоминающих устройств 10 и 11, первого,12 и второго 13 сумматоров нелинейности, выходного сумматора 14, цифровых управляемых сопротивлений

15 и 16, выходного интегратора 17, интегратора 18, разрядного ключа 19, сумматора 20, блока 21 управления, причем каждый канал содержит ряд цепочек, состоящих из цифрового управ- ляемого сопротивления 22, сумматора

23, ключа 24, аналогового запоминающего устройства 25, дополнительного сумматора 26, интегратора 27, разряд ного ключа 28, а также выходы 29-34

Б служебных сигналов, выход 35 цифроаналогового преобразователя, инфор-мационный 36 и тактовый 37 входы интерполятора, выход 38 канала, вход

39 синхросигналов и выход 40 запроса

10 информации блока управления, первую

41 и вторую 42 группы выходов коммутатора каналов.

Блок управления каналом состоит из первого 43, второго 44, третьего

15 45 и четвертого 46 триггеров, первого 47, второго 48, третьего 49, четвертого 50, пятого 51, шестого 52, седьмого 53 и восьмого 54 элементов

И, первого 55, второго 56 и третье20 го 57 элементов ИЛИ, первого 58, вто рого 59 и третьего 60 элементов НЕ, йервого 61 и второго 62 элементов задержки, регистра 63, первого 64 и второго 65 блоков элементов И и

25 регистра-счетчика 66.

Коммутатор каналов состоит из блока 67 памяти, мультиплексора 68, регистра 69 адреса, счетчика 70 адреса, шифратора 71, элемента ИЛИ 72 и элемента 73 задержки, Интерполятор работает следующим образом. . Каждый из параллельных и каналов воспроизводит функцию времени неза35 висимо от других. Синхронизация их

) K4 X „

Ч=g

) 4Х, А

1361588

m Е. (=1 (-1)

С

Ч 1 1

С-11.

41 Г 1

t-t

Т

" Г+ (-1) х

5 > (х- + 4х„()

С

4 (1

10 где

15 совместной работы осуществляется только для узлов, участвующих в обмене информацией с коммутатором 1 каналов. Работу каждого из каналов можно представить совокупностью двух одновременных процессов: про-, цесса выделения и запоминания приращений воспроизводимых функций и процесса интегрирования приращений.

Каналы обслуживаются коммутатором

1 циклически с периодом, равным Т, таким образом, что первый канал обслуживается в течение интервала времени 4t,, второй — dt» третий—

4t H T.P ° ° 4t 1 = 4t> = 4t = ° ..=4С11.

Эти интервалы времени следуют последовательно один за другим, причем

k-й канал обслуживается в текущем интервале времени Т только в том случае, если с окончанием этого интервала времени происходит изменение в k-м канале шага интерполирования.

Если текущий шаг интерполирования для k-ro канала не оканчивается с окончанием данного интервала Т, а продолжается на следующий период Т, то соответствующий интервал времени выдерживается без использования.

В случае необходимости обслуживания k-го канала в течение времени

4t осуществляется выдача из коммутатора i канала цифрового кода очередного значения формируемой функции Х. (),. преобразование его в соответствующее значение напряжения на выходе цифроаналогового преобразователя 2, вычисление приращений 4Х1,, 4 Х,1„ ...,4 Х на выходах сумматора

3 Канала и сумматоров 23 четных или нечетных цепочек k-ro канала и запись приращений в соответствующие аналоговые запоминающие устройства

10, 11 и 25. Приращения функции

Х () для следующего (j+2)-го шага ийтерполирования вычисляются и запоминаются в конце текущего (j+1)-ro шага интерполирования на интервале времени t e ft „-(Т-(k-1) 4t, йГ, -(Т-k4t)g. На этом интервале вре-. мени напряжение на выходе сумматора

3 канала равно инвертированному значению алгебраической суммы напряжений на его первом, втором и третьем входах и изменяется в соответствии с выражением

d x„(t) --х„(., )+ (X „(t .) +

О, peg (V-1)!, g=1, y) g;

С, „+ С„„(q-1), g>i2

К моменту времени t=e. +, -(T-.kÞ) оно достигает значения, обратного по

20 знаку и пропорционального по величине первой разности функции ХГ():

Слагаемые в выражении (1) соответствуют: X <(t, ) — величине, пропорциональной инвертированному напряжению на выходе цифроаналогового преобразователя 2, (Х „() +

30 в Ф 1, t tГ ЕС- (-1)

+ .г (- — — — — -) .4 Х вЂ” — С, )1=1 TГ, Г,„ V,Ф

1с

Ъ величине, пропорциональной инвертированному напряжению на выходе выходного интегратора 17 канала, 4X >(t,, t ) — величине, пропорциональной инвертированному напряжению на выходе одного иэ аналоговых запоминающих устройств 10 или 11.

40 Первое приращение функции ХГ,(й) на интервале времени (t „, t > J хранится до окончания (j+1)-ro шага интерполирования, длительность которого равна Т, „ в одном из аналоФ1

45 говых запоминающих устройств 10 или 11.

Второе и другие приращения функции Х (t) для (j+2)-го шага интерпо"

k лирования вычисляются через значе50 ние 4 Х <(t,, t .+, ), полученное в конце интервала времени 4t, и приращения функции X <(t):

4х„(с. „, t.),... 4" х

55 соответствующие предыдущему (j+1)-му шагу интерполирования и хранящиеся до окончания (j+1)-ro шага интерполирования в аналоговых запоминающих

5 13615 устройствах 10 или ll и в аналоговых запоминающих устройствах 25 четных или нечетных цепочек:

5 д" Х, . (2)

Второе приращение функции Х (t) вычисляется на выходе сумматора 23 первой или второй цепочки и эаписыб вается в соответствующее аналоговое запоминающее устройство 25. Третье приращение функции вычисляется на выходе сумматора 23 третьей или четвертой цепочки и записывается в соответствующее аналоговое запоминающее устройство 25.

Если в текущем интервале интерпо- 20 лирования первое аналоговое запоминающее устройство 10 канала и аналоговые запоминающие устройства 25 нечетных цепочек заряжаются (т.е. запоминают приращения функции), то второе аналоговое запоминающее уст ройство 11 канала и аналоговые запоминающие устройства 25 четных цепочек и интеграторы 27 этих цепочек участвуют в интегрировании, В следую. 30 щем интервале интерполирования их функции изменяются: второе аналоговое запоминающее устройство 11 канала и аналоговые запоминающие усто ройства 25 четных цепочек заряжаются, а первое аналоговое запоминающее . устройство 10 канала и аналоговые запоминающие устройства 25 нечетных цепочек и интеграторы 27 этих цепочек участвуют в интегрировании. 40

Формирование и запоминание приращений функции Xi,(t) выполняется в следующей последовательности. Пусть, например, в процессе интегрирования ((j+1)-й шаг интерполирования длительностью Т, +,) участвует второе аналоговое запоминающее устройство

11 канала и четные цепочки. Тогда в течение времени от начала (j+1)-го шага интерполирования до момента 50 окончания обслуживания (k-1)-ro интерполятора в k-м интерполяторе замкнуты ключ 7, ключи 28 нечетных цепочек и ключ 9. Остальные ключи

k-го интерполятора разомкнуты. В моменты времени t = t,», -(Т-(k-1) t) замыкаются на время at ключ 4, подключая вход первого аналогового заминающего устройства 10 канала к

88 6 выходу сумматора 3, и ключи 24 нечетных цепочек, подключая входы аналоговых запоминающих устройств 25 нечетных цепочек к выходам соответствующих сумматоров 23..Одновременно с этим с первой группы выходоы 4 1 коммутатора 1 каналов на входы цифроаналогового преобразователя 2 поступает цифровой код значения функции Х„(, ). С выхода цифроаналогового преобразователя 2 соответствующее значение аналогового напряжения поступает на первый вход сумматора

3 k-ro интерполятора, на второй его вход подается напряжение с выхода выходного интегратора 17, а на третий — с выхода сумматора 20 канала.

Напряжение, вычисленное в соответствии с выражением (1), с выхода сумматора 3 через открытый ключ 4 подается на вход аналогового запоминающего устройства 10 и в течение интервала времени ctt> запоминается. Напряжения, пропорциональные второму и другим приращениям функции X%(t), вычисленные в соответствии с (2), с выходов сумматоров 23 через открытые ключи 24 подаются на входы соответствующих аналоговых запоминающих устройств 25 нечетных цепочек и в течение этого же интервала времени запоминаются в них. После окончания интервала времени dt> в k-м канале размыкаются ключи 24 нечетных цепочек и ключ 4 канала, а ключ 18 замыкается. Начинается обслуживание (k+1)-го интерполятора.

После того, как закончится в k-м интерполяторе (j+1)-й шаг интерполирования, на выходах k-1 блока 2 1 уп- . равления изменяется цифровой код и устанавливаются значения сбпротивлений цифровых управляемых сопротивлений 15,16 и 22, определяющие величину (j+2)-ro шага интерполирования, т.е. T k, . Одновременно с этим ключ 7, ключи 28 нечетных цепочек, ключ 9 и 18 размыкаются и замыкаются ключи 6,8 и ключи 28 четных цЕпочек. Первое аналоговое запоминающее устройство 10 канала и нечетные цепочки переходят в состояние формирования выходного сигнала — в цикл интегрирования, а четные цепочки вместе с аналоговым запоминающим устройством 11 канала — в состояние подготовки к работе, Функция Х1,() на выходе k-ro канала на интервале времени t Е (t t i+ ) формируется

13 в соответствии с интерполяционным полиномом Ньютона порядка ш:

X„(t) = X„(t> ) +

Ill IN

Ч (-1)

+ „(- — — - — — -) .= Х вЂ” — С ф 1 Т < j+1 vc Ч

% (Блок управления 21 работает следующим образом.

В блоке длительность задержки элемента 61 задержки составляет небольшую долю от длительности и одинакова для всех блоков управле- ния ° Длительность задержки элемента

62 задержки различна для разных блоков 21 управления и такова, что обеспечивает формирование на ее выходе сигнала, сдвинутого относительно тактового сигнала на входе 37 для блока управления первого канала на величину d t для блока второго канала — на величину 2 dt для блока k-ro канала — на величину k для блока и-ro канала — на величину

nest. В начальном состоянии в блоке управления первого канала регистрсчетчик 66 содержит код первого шага интерполирования (00...01), триггер

43 в нулевом состоянии (на выходе

33 единичный сигнал-ключ 18 замкнут), триггер 4 в единичном состоянии (на выходе 31 нулевой сигнал, а на выходе 32 единичный сигнал — ключи

6 и 8 и разрядные ключи 28 четных цепочек разомкнуты, а ключи 7 и 9 и разрядные ключи 28 третьей и других нечетных цепочек замкнуты), триггеры 44 и 45 находятся в единичном состоянии, в блоке управления

n-ro канала регистр-счетчик 66 содержит код первого шага интерполирования Т „, (00...11), триггер 43 в нулевом состоянии (на выходе 33 единичный сигнал — ключ 18 замкнут), триггер 46 в единичном состоянии (на вь ходе 31 нулевой сигнал, а на выходе 32 единичный сигнал — ключи

6 и 8, разрядные ключи 28 четных цепочек разомкнуты, а ключи 7 и 9 и разрядные ключи 28 третьей и других нечетных цепочек замкнуты), триггеры 44 и 45 находятся в единичном состоянии. Пусть, кроме того, на выходе .38 первого канала достигнуто напряжение Х,, а в аналоговых за-! поминающих устройствах 10 канала и 25 первой и других нечетных цепочек запомнены приращения 4 Х ...

d Х,,,..., dm X, функции X(t) для

61588

55 первого интервала интерполирования

Т на выходе 38 и-го канала доЭ стигнуто напряжение Х„ „а в аналоговых запоминающих устройствах 10 канала и 25 первого и других нечетных цепочек запомнены приращения л Х„д, \

3 Х ... 8 X функции Х„(t) для первого интервала интерполирования Т„

Ь,т

Первый тактовый сигнал первого и п-каналов с входов 37, поступая через элементы ИЛИ 55 и 56 одновременно на информационный и синхронизирующий входы триггеров 43, устанавливает их в единичное состояние— нулевые выходы 33 этих триггеров управляют размыканием ключей 18 всех каналов. Этот же тактовый сигнал, пройдя элементы И 47, открывает узлы элементов И 65, через которые коды

Т, и Т „ из регистров счетчиков 66

Г Ф записываются в регистры 63, на выходах 34 блоков 21 соответствующих каналов устанавливаются коды, определяющие значения сопротивлений цифровых управляемых сопротивлений 15, 16 и 22. Кроме того, первый тактовый сигнал с выходов элементов И 47, поступая на счетный вход триггеров 46, устанавливает их в нулевое состояние — управляющий сигнал снимается с выходом 32 и устанавливается на выходах 31. В результате этого замыкаются ключи 6 и 8 и разрядные ключи

28 четных цепочек, а ключи 7 и 9 и разрядные ключи 28 нечетных цепочек размыкаются — в формировании выходных сигналов на шаге Т« для первого канала и шаге Т „, для и-го канала участвуют первые аналоговые запоминающие устройства 10 и первая .и другие нечетные цепочки, а аналоговые запоминающие устройства 11 и четные цепочки переключены в режим подготовки к работе.

Этот же тактовый сигнал, пройдя элемент 61 задержки, устанавливает в нуль триггеры 44 и 45, а также, пройдя элементы И 54, вычитает из счетчиков 66 по единице, в результате в регистре-счетчике 66 блока управления первого канала устанавливается код 00...00, а в регистре-счетчике 66 блока управления и-го канала — код 00...10. После окончания сигнала на выходе элемента 6 1 задержки элемент И 51 блока управления первого канала открывается единичным

61588

10

40

50

9 13 сигналом на выходе элемента HE 58 и единичным сигналом на выходе элемента НЕ 60 (так как на вь1ходе элемента ИЛИ 57 нуль), и триггер 45 этого блока управления устанавливается в единичное состояние, В блоке управления n†- ro канала элемент И 51 (после окончания сигнала на выходе элемента 61 задержки) закрыт нулевым сигналом на выходе элемента HE 60 (так как код регистра-счетчика 66 в этом канале не нулевой и на выходе элемента ИЛИ 57 единица) и триггер

45 остается в нулевом состоянии.

Поэтому в первом канале сигнал с выхода элемента 62 задержки проходит через элемент И 50 (открытый:единичным состоянием триггера 45 и нулевым состоянием триггера 44) и формирует (в интервале времени 4.t,) на выходе 40 сигнал запроса информации.

Сигнал запроса информации элемента поступает на управляющий вход коммутатора каналов, который формирует синхросигнал на входе 39 блока управления первого канала и вместе с сигналом на выходе .этого канала открывает элемент И 49 и с его выхода устанавливает триггер 44 в единичное состояние, В результате перехода триггера 44 из нулевого в единичное состояние элемент И 50 в первом канале закрь|вается (снимая запрос информации с выхода 40) и открывается элемент И 48. Сигнал с выхода последнего открывает блок 64 элементов И, через который код Т,7 поступает с

1 входов 42 в регистр-счетчик 66, и, пройдя через элемент И 52 (открытый нулевым состоянием триггера 46), формирует на выходе 30 управляющий сигнал, устанавливающий замкнутое состояние ключа 5 канала и ключей

24 четных цепочек. Под действием этого сигнала до окончания интервала времени 3 t напряжение сформиро.— ванное на выходе входного сумматора 3 (первое приращение 4 Х,.7) чеI рез замкнутый ключ 5 запоминается в аналоговом запоминающем устройстве

11, а напряжения, сформированные на выходах сумматоров 23 (приращения

7 м

Х„,...,Я Х,7), через соответствующие замкнутые ключи 24 запоминаются в аналоговых запоминающих устройствах 25 четных цепочек. После окончания сигнала на выходе элемента 62 . задержки (оканчивается интервал времени 4 t,), сигнал с выходов 30 снимается, соответствующие ключи 5 и

24 размыкаются, а задний фронт сигнала на выходе элемента И 48 устанавливает триггер 43 в нулевое состояние, поступая через элемент НЕ 59 и элемент ИЛИ 55 на синхронизирующий вход, а через элемент ИЛИ 56 на его информационный вход. На выходе 33 блока управления первого канала устанавливается единичный сигнал, управляющий замыканием ключа 18. Интервал времени 4 t» выделенный для обслуживания и-го канала, в первом цикле Т остается неиспользованным, так как данный интервал интерполирования Т „ продолжается на следующий цикл (код регистра-счетчика 66 не уменьшен до нуля, триггер 43 остался в единичном состоянии, а триггеры 44, 45 и 46 остались в нулевом состоянии, сигнал запроса информации на выходе 40 не сформирован).

Второй тактовый сигнал с входа

37 устанавливает так же триггер 43 блока управления первого канала в единичное состояние (в результате ключ 18 в этом канале размыкается) и, пройдя элемент И 47 (открытый единич" ным состоянием триггера 45), с его выхода открывает блок 65 элементов

И, через который код (00....10) шага

Т записывается в регистр 63 (устат,7 навливающий на выходах 34 соответствующий код, управляющий изменением сопротивлений цифровых управляемых сопротивлений 15, 16 и 22), а также, поступая на счетный вход триггера

46, переводит его из нулевого в единичное состояние (изменение состояний выходов 31 и 32, размыкает ключи

6 и 8 и ключи 28 четных цепочек и замыкает ключи 8 и 9 и ключи 28 нечетных цепочек). В результате в первом канале в течение интервала времени Т 7 выходная функция Х <(t) формируется из приращений этой функции, запомненных в предыдущем цикле в аналоговом запоминающем устройстве

11 канала и в аналоговых запоминающих устройствах 25 четных цепочек °

В и-м канале второй тактовый сигнал через элемент И 47 не проходит, так как он закрыт нулевым состоянием триггера 45. Кроме того, во всех каналах (в том числе в первом и и-м) второй тактовый сигнал проходит через соответствующий элемент 61 за1361588

12 держки и устанавливает в нулевое состояние триггеры 44 и 45, а также проходит через соответствующий элемент И 54 на вход вычитания соответствующих регHcTpoB-ñ÷åò÷èêoâ 66, уменьшая их содержимое на единицу, В результате этого в регистрах-счетчиках 66 первого и и-го каналов устанавливаются соответственно коды

00...01 и 00...01. Так как эти коды не равны нулю, то во втором цикле интервалы времени d t, и 8 t„ остаются неиспользованными — в конце этого цикла триггеры 43 остаются в

I единичном состоянии, триггеры 45 и

46 — в,нулевом.

Коммутатор каналов работает следующим образом.

С информационных входов 36 начальные адреса массивов дискретных значений соответствующих функций записываются в соответствующие регистры 69. На соответствующий управ-" ляющий вход 40 шифратора 71 поступает из блока 21 управления сигнал запроса. информации, который устанав- ливает на его выходе состояние, определяющее подключение через мультиплексор 68 выходов соответствующих регистра 69 и счетчика 70 адреса к входам блока 67 памяти. Одновременно с этим этот же сигнал запроса информации увеличивает содержимое выбранного счетчика 70 адреса на единицу. В результате этого на первой

41 и второй 42 группах выходов блока памяти устанавливаются коды очередных координат для следующего интервала интерполирования — ордината

1 и абсцисса Т 12

Сигнал запуска поступает на вход элемента ИЛИ 72, который совместно с элементом 73 задержки является формирователем синхросигналов, которые

/ .. с выхода 39 поступают в блок управления.

В дальнейшем интерполятор продолжает работать аналогично описанному.

Формула и з обретения

1. Многоканальный интерполятор функций, содержащий цифроаналоговый преобразователь и и каналов, каждый из которых содержит первый и второй сумматоры нелинейности, входной сумматор, первый вход которого соединен с выходом цифроаналогового преобразователя, а выход через первый и второй ключи подключен к входам соответственно первого и второго аналоговых

8 запоминающих устройств, выходы которых соединены соответственно с информационными входами третьего и четвертого ключей, пятый и шестой ключи, выходной сумматор, интегратор 2m цепочек, состоящих каждая из сумматора, выход которого через ключ соединен с входом аналогового запоминающего устройства, интегратор, между

15 входом выходом которого подключен разрядный ключ, входы пеРвого сумматора нелинейности соединены соответственно с выходом интегратора первой цепочки и с выходами аналоговых запоминающих устройств всех нечетных цепочек, входы второго сумматора нелинейности подключены соответственно к выходу интегратора второй цепочки и к. выходам аналоговых запоми2б нающих устройств всех четных цепочек, выходы первого и второго сумматоров нелинейности соответственно через пятый и шестой ключи подсоединены к первому входу выходного сумматора, к второму входу которого подключены выходы третьего и четвертого ключей, выход входного сумматора соединен с первыми входами сумматоров первой и второй цепочек, причем второй вход сумматора первой цепочки подключен

ЗБ к выходу второго запоминающего устройства, а второй вход сумматора второй цепочки подключен к выходу первого аналогового запоминающего устройства, входы сумматора каждой

2i-й (i=2,„. °,m) цепочки соединены с выходом сумматора 2(i-1)-й цепочки и с выходом аналогового запоминающего устройства (2i-3)-й цепочки, а входы сумматора каждой (2i-1)-й це45 почки (i=2. m) соединены с выходом сумматора (2i-3)-й цепочки и с выходом аналогового запоминающего устройства (2i-2)-й цепочки, о тл и ч а ю шийся тем, что, с целью расширения функциональных возможностей за счет формирования функций времени с переменным шагом интерполирования, введены коммутатор каналов, а в каждый канал введены блок управления, первое и второе цифровые управляемые сопротивления, интегратор, сумматор, в каждую.цепочку канала введены цифровое управ1361588

10 ляемое сопротивление и дополнительный сумматор, выход которого соеди- . нен через цифровое управляемое сопротивление с входом интегратора этой цепЬчки, входы дополнительных сумматоров четных цепочек подключены к выходу интегратора последующей четной цепочки и к выходам аналоговых запоминающих устройств этой и всех последующих четных цепочек, входы дополнительных сумматоров нечетных цепочек подключены к выходу интегратора последующей нечетной цепочки и к выходам аналоговых запоминающих устройств этой и всех последующих нечетных цепочек, выход выходного сумматора через первое и второе цифровые управляемые сопро° тивления подключены соответственно к входу вьгсодного интегратора, выход которого является выходом канала и соединен с вторым входом входного сумматора канала, и к входу интегратора канала, выход которого соединен с первым входом .сумматора канала, второй вход которого соединен с вто:рым входом выходного сумматора, выход сумматора канала соединен с третьим входом входного сумматора канала, вход цифроаналогового преобразователя соединен с первой группой выходов коммутатора каналов, информационные входы которого являются информационными входами интерполятора, блок управления каждого канала содержит четыре триггера, регистр, регистр- счетчик, два блока элементов И, два элемента задержки, восемь элементов И, три элемента НЕ и три элемента ИЛИ, причем тактовый вход интерполятора подключен к первым входам первого элемента И, первого и второго элементов ИЛИ, выходы каждого из которых соединены с соответствующими входами первого триггера, выход которого соединен с управляющим входом разрядного ключа интегратора канала, тактовый вход интерполятора соединен также через первый элемент задержки с нулевыми входами второго и третьего триггеров, с входом первого элемента НЕ и с входом второго элемента задержки, выход которого подключен к первым входам второго, третьего и четвертого элементов И, выходы первого и третьего элементов НЕ соединены с входами пятого элемента И, выход которого под15

ЭО

55 ключен к единичному входу третьего триггера, единичный выход которого соединен с вторыми входами первого, второго и четвертого элементов И, второй вход третьего элемента И соединен с выходом синхросигнала коммутатора каналов, а выход подключен к единичному входу второго триггера, единичный выход которого соединен с третьим входом второго элемента И, а нулевой выход подключен к третьему входу четвертого элемента И, выход которого соединен с соответствующим входом группы управляющих входов коммутатора каналов, информационные входы первого блока элементов И подключены к второй группе вьпсодов коммутатора каналов, а управляющий вход соединен с первыми входами шестого и седьмого элементов И, вторым входом второго элемента ИЛИ и через второй элемент НЕ подсоединен к второму вхоцу первого элемента ИЛИ, выходы первого блока элементов И соединены с информационными входами регистрасчетчика, вход вычитания которого соецинен с выходом восьмого элемента И, первый вход которого соединен с выходом первого элемента задержки, выходы регистра-счетчика через третий элемент ИЛИ подключены к входу третьего элемента НЕ и к второму входу восьмого элемента И, а через второй блок элементов И соединены с входами регистра, выходы которого соединены с цифровыми входами цифровых управляемых сопротивлений канала и всех цепочек, выход первого элемента И соединен с управляющим входом второго блока элементов И и со счетным входом четвертого триггера, первый выход которого соединен с управляющими входами четвертого, шестого ключей канала, разрядных ключей нечетных цепочек и вторым входом седьмого элемента И, выход которого соединен с управляющими входами первого ключа канала и ключей нечетных цепочек, а второй выход триггера соединен с управляющими входами третьего и пятого ключей канала, разрядных ключей четных цепочек и вторым входом шестого элемента И, выход которого соединен с управляющими входами второго ключа канала и ключей четных цепочек.

2. Интерполятор по п. 1, о т— л и ч а ю шийся тем, что комму16

1588

29 50 ММ

57 0

15 136 татор каналов содержит блок памяти, мультиплексор, шифратор, элемент

ИЛИ, элемент задержки, счетчики адреса, регистры адреса, входы которых являются информационными входами коммутатора каналов, а выходы вместе с выходами счетчиков адреса соединены с информационными входами мультиплексора, управляющий вход которого подсоединен к выходу шифратора, входы которого является управляющими входами коммутатора каналов и соединены с входами счетчиков адреса и входами элемента ИЛИ, выход которого через элемент задержки соединен с выходом синхросигналов коммутатора каналов, выходы мультиплексора подключены к адресным входам блока памяти, первая и вторая группы выходов которого являются первой и второй группами выходов коммутатора каналов.

1361588

Составитель Г,Осипов

Техред А.Кравчук

Корректор О.Кравцова

«Л а@%

P едакт ор И, Ник олайчук

Заказ 6293/50

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4