Цифровой синтезатор частоты

 

Изобретение относится к радиотехнике и м.б. использовано в радиоприемных устр-вах формирования частот в гетеродинах. Целью изобретения является уменьшение шага сетки частот при сохранении быстродействия. Цифровой синтезатор частоты содержит перестраиваемый генератор 1, смеситель 2, два делителя частоты с переменным коэф. деления (ДПКД) 3, 11, фазовый детектор 4, опорньй генератор 5, два делителя частоты с фиксированньм коэф. деления, датчик кода частоты 10. Для достижения цели введены сумматоры кодов 8, 15, регистр кода частоты 9, счетчик 12, запоминающий регистр 13, третий ДПКД 14. При изменении кода частоты N на единицу младшего разряда выходная частота циф- . рового синтезатора частоты изменяется на величину F /М, т.е. обеспечивается шаг сетки частот, в М раз меньший частоты сравнения F при тех же динамических св-вах кольца автоподстройки . За счет уменьшения шага сетки частот возможно в М раз уве- {личить кол-во синтезируемых частот при сохранении быстродействия. 2 ил. i (Л л./,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

SU, 1363458 (Я) 4 Н 03 L 7/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (.21) 4115861/24-09 (22) 10.06.86 (46) 30.12.87. Бюл. Р 48 (72) А.И.Урьяс, Б.А.Трапезников и M.Н.Ноздрин (53) 621.373.42 (088.8) (56) Авторское свидетельство СССР

Ф 1109912, кл. Н 03 L 7/08, 1982.

Манассевич В. Синтезаторы частот.

Теория и проектирование. M.: Связь, 1979, с. 35-36. (54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ (57) Изобретение относится к радиотехнике и м.б. использовано в радиоприемных устр-.вах формирования частот в гетеродинах. Целью изобретения является уменьшение шага сетки частот при сохранении быстродействия. Цифровой синтезатор частоты содержит перестраиваемый генератор 1, смеситель 2, два делителя частоты с переменным коэф. деления (ДПКД) 3, 11, фазовый детектор 4, опорный генератор 5, два делителя частоты с фиксированным коэф. деления, датчик кода частоты

10. Для достижения цели введены сумматоры кодов 8, 15, регистр кода частоты 9, счетчик 12, запоминающий регистр 13, третий ДПКД 14. При изменении кода частоты N на единипу

F младшего разряда выходная частота цифрового синтезатора частоты изменяется на величину Г /И, т.е. обеспечивается ср шаг сетки частот, в М раэ меньший частоты сравнения Г при тех же динамических св-вах кольца автоподстройки. За счет уменьшения шага сетки частот возможно в М раэ уве1личить кол-во синтезируемых частот при сохранении быстрОдействия. 2 ил.

13634

Изобретение относится к радиотехнике и может быть использовано в радиоприемных устройствах для формирования частот в гетеродинах.

Цель изобретения — уменьшение шага сетки частот при сохранении быстродействия.

На фиг. 1 представлена структурная электрическая схема цифрового 10 синтезатора частоты на фиг.2 — схема третьего делителя частоты с переменным коэффициентом деления, Цифровой синтезатор частоты содержит перестраиваемый генератор 1,сме- 1 ситель 2, первый делитель 3 частоты с переменным коэффициентом деления (ДПКД), фазовый детектор 4, опорный генератор 5, первый 6 и второй 7 делители частоты с фиксированным коэф- 20 фициентом деления, первый сумматор 8 кодов, регистр 9 кода частоты, датчик

10 кода частоты, второй ДПКД 11,счетчик 12, запоминающий регистр 13,третий ДПКД 14 и второй сумматор 15 ко- 25 дов. При этом третий ДПКД 14 (фиг.2) содержит сумматор 16 кодов, вычитающий счетчик 17, элемент ИЛИ-НЕ 18, D-триггер 19 и инвертор 20.

Цифровой синтезатор частоты рабо- 30 тает следующим образом.

Кольцо фазовой автоподстройки частоты, состоящее из перестраиваемого генератора 1, смесителя 2, первого

ДПКД 3, фазового детектора 4, на вто. рой вход которого с выхода первого делителя 6 частоты поступает сигнал с частотой сравнения, формирует на выходе перестраиваемого генератора

f <„ „=F р N fñì,rpe см 40 частота на втором входе смесителя 2, N, — коэффициент деления первого

ДПКД 3.

Коэффициент деления N, формируемый первым сумматором 8, равен сумме 45 значений Р,старших разрядов регистра

9 кода и постоянного числа N . Код

N определяет минимальный коэффициент деления первого ДПКД 3. Значение

P определяется состоянием старших разрядов регистра 9 кода„ в который записывается код частоты N р с выхода датчика 10 кода. Запись осуществляется при помощи импульса с выхода первого делителя 6 частоты.

При изменении коэффициента деления

N выходная частота f,,„ изменяется

1 с дискретностью F . Быстродействие

58 2 при перестройке определяется дйнамическими характеристиками кольца автоподстройки и пропорционально 1/F,„, Для формирования шага сетки, меньшего Fc, сигнал fî опорного генератора

5 во втором ДПКД 11 делится также на коэффициент N = n о + q. Код Ng формируется в сумматоре 16 из значения

q младших разрядов регистра 9 кода минимального коэффициента деления и второго ДПКД 11, На выходе второго

ДПКД 11 формируется последовательность импульсов с частотой f<=f, /N<, которая является тактовой частотой для счетчика 12, на вход обнуления которого поступают импульсы с часто-.. той F ð . В момент прихода импульса

Р в счетчике 12 накапливается число Г = fz/F, которое тем же импульсом Г записывается в запоминающий регистр 13. Выходной код R запоминающего регистра 13 устанавливает коэффициент деления третьего ДПКД 14 равным Б следующим образом. Сумматор 16, на вторые входы которого поступает код 11...10, где "0" — уровень логического нуля в младшем разряде, вычитает из кода R единицу, и число (R-1) поступает на П-входы вычитающего счетчика 17, который с каждым тактовым импульсом уменьшает свое состояние на единицу, пока оно не станет равным нулю. При этом на вы ходе элемента ИЛИ-НЕ 18 появляется потенциал высокого уровня, который

1 задним фронтом ближайшего тактового импульса записывается в D-триггер 19, выходной сигнал которого дает разрешение параллельной записи вычитающе-! му счетчику 17 с его D-входов. По переднему фронту следующего тактового импульса в вычитающий счетчик 17 записывается число (R-1). Далее этот процесс повторяется и на выходе Dтриггера 19 формируется сигнал со скважностью R, что соответствует делению частоты следования тактовых импульсов f íà R. Если смена кода К происходит в некоторый произвольный момент времени, то новое значение R в вычитающий счетчик 17 записывается только после окончания счета на текущем цикле счета и сбоев в работе не происходит. Выходной сигнал f =

fo

= — с выхода третьего ДПКД 14 делитR ся на постоянное число M во втором делителе 7 частоты, с выхода которо1363458. го частота f „ поступает на второй вход смесителя 2:

fý fo 1 no+q

f — — f — = еК.М

no+q

=Е М где К вЂ” коэффициент деления первого. делителя 6 частоты.

При постоянном значении кода N на выходе датчика 10 кода выходная частота по

К„,„=Р„.N, f,„=F„(No —,) +

+F. (P + — ").

Первое слагаемое определяет минимальную синтезируемую частоту, а второе слагаемое — переменную часть синтезируемой частоты. Таким образом, при изменении кода частоты N на едиг ницу младшего разряда выходная частота цифрового синтезатора частоты изменяется на величину Г,р /И, т.е. обеспечивается шаг сетки частот, в

М раз меньший частоты сравнения F при. тех же динамических свойствах кольца автоподстройки.

Если выбрать значение M равным мс,кс+1, где Ч „„, — максимальное значение числа на выходах младших разрядов регистра 9 кода, то при изменениях q от 0 до (М-1) частота сигнала f перекрывает диапазон,равс. ный Р (), с шагом Е /M, что

M-1

С обеспечивает формирование сетки выходных частот с тем же шагом.

Таким образом, уменьшение шага сетки частот дает возможность в М раз увеличить количество синтезируемых частот при сохранении быстродействия.

Формула изобретения

1. Цифровой синтезатор частоты, содержащий последовательно соединенные опорный генератор, первый делитель частоты с фиксированным коэффициентом деления и фазовый детектор, последовательно соединенные смеситель и первый делитель частоты с переменным коэффициентом деления, выход которого соединен с другим входом фа35 коэффициентом деления, первый вход и выход второго сумматора кодов подключены соответственно к выходу младших разрядов регистра кода частоты и

40 к управляющему входу второго делителя частоты с переменным коэффициентом деления, при этом второй вход первого сумматора кодов и второй вход второго сумматора кодов явля45 ются входами сигнала установки минимального коэффициента деления соответственно первого и второго делителей частоты с переменным коэффициентом деления цифрового синтезатора частоты, а выход второго делителя частоты с фиксированным коэффициентом деления подсоединен к первому входу смесителя, второй вход которого подключен к выходу перестраивае55 мого генератора, вход которого под ключен к выходу фазового детектора.

2. Синтезатор по и. 1, о т л и— ч а ю шийся тем, что третий

30 зового детектора, перестраиваемый генератор, датчик кода частоты, второй делитель частоты с переменным коэффициентом деления и второй делитель частоты с фиксированным коэффициентом деления, отличающийся тем, что, с целью уменьшения шага сетки частот при сохранении быстродействия, между выходом второго делителя частоты с переменным коэффициентом деления и входом второго делителя частоты с фиксированным коэффициентом деления введены последовательно соединенные счетчик, запоминающий регистр и третий делитель частоты с переменным коэффициентом деления, а также введены регистр кода частоты, первый сумматор кодов и второй сумматор кодов, при этом тактовый вход регистра кода частоты, тактовый вход запоминающего регистра и вход обнуления счетчика объединены и подключены к выходу первого делителя частоты с фиксированным коэффициентом деления, счетный вход второго делителя частоты с переменным коэффициентом деления объединен с тактовым входом третьего делителя частоты с переменным коэффициентом деления и подключен к выходу опорного генератора, первый вход и выход первого сумматора кодов подключены соответственно к выходу старших разрядов регистра кода частоты и управляющему входу первого делителя частоты с переменным

5 136 4 делитель частоты с переменным коэффициентом деления содержит последовательно соединенные сумматор кодов, вычитающий счетчик, элемент ИЛИ-НЕ и D-триггер, а также инвертор, выход которого подключен к тактовому входу

D-триггера, выход которого соединен с выходом разрешения параллельной записи вычитающего счетчика и является выходом третьего делителя частоты с переменным коэффициентом де-. ления, вход инвертора объединен с тактовым входом вычитающего счетчика и является тактовым входом третьего

3 58 делителя частоты с переменным коэффициентом деления, выход переноса сумматора кодов соединен с входом звена сумматора кодов, первый кодовый вход которого является управляющим входом третьего делителя частоты с переменным коэффициентом деления, младший разряд второго кодового вхо1ð да сумматора кодов является входом логического нуля сумматора кодов, остальные разряды второго кодового входа объединены и являются входом логической единицы сумматора кодов. Риз.2

Составитель Ю.Ковалев

Редактор А.Огар Техред М.Дидык Корректор А.Обручар

Заказ 6379/53 Тираж 900. Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4