Декодер линейного кода

 

Изобретение относится к помехоустойчивому кодированию и может быть использовано для приема цифровой информации в телемеханике и связи. Целью изобретения является повьшение достоверности быстродействия декодера . Декодер содержит накопитель 1, селектор 2, генератор 3 тактовых импульсов , распределитель 4, блок 5 исправления ошибок, вычислитель 6 синдромов, блок 7 памяти, дешифратор 8, блок 9 ключей. 2 з.п. ф-лы, 4 шт.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУбЛИК дп 4 Н 03 M 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фиг.1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОбРЕТЕНИЙ И ОТКРЫТИЙ (21) 4160946/24-24 (22) 15.12.86 (46) 23.06.88. Бюл. Ф 23 (71) Омский институт инженеров железнодорожного транспорта (72) В.Г.Бардичев и В.Г.Шахов (53) 621.394.14(088.8) (56) Авторское свидетельство СССР

У 1185614, кл. Н 03 M 13/00, 1985.

Авторское свидетельство СССР

Ф 1162053, кл. Н 03 M 13/00, 1985.

„„SU„„1405118 А 1 (54) ДЕКОДЕР ЛИНЕЙНОГО КОДА (57) Изобретение относится к помехоуетойчивому кодированию и может быть использовано для приема цифровой информации в телемеханике и связи. Целью изобретения является повышение достоверности быстродействия декодера. Декодер содержит накопитель 1, селектор 2, генератор 3 тактовых импульсов, распределитель 4, блок 5 исправления ошибок, вычислитель 6 синдромов, блок 7 памяти, дешифратор

8, блок 9 ключей. 2 з.п. ф-лы, 4 ил.

1405118

Изобретение относится к области помехоустойчивого кодирования:и может .быть использовано в области приема цифровой информации в телемеханике и связи, !

Целью изобретения является повышение достоверности и быстродействия декодера.

На фиг.1 приведена структурная 10, схема декодера на фиг.2 — схема бло .ка исправления ошибок, на фиг.3 схема блока ключей, на фиг.4 — один из возможных вариантов таблицы синдромов. 15

Декодер линейного кода (фиг. 1) содержит накопитель 1, селектор 2, генератор 3 тактовых импульсов, распределитель 4, блок 5 исправления ошибок вычислитель 6 синдромов, блок 7 памя- 0 ти, дешифратор 8, блок 9 ключей, элементы И 10, 11, 14, 15, элементы ИЛИ

12, счетные триггеры 13.

Работу декодера рассмотрим на примере линейного (15,7)-кода, где 15— ! общее число разрядов, 7 — число ин- . формационных разрядов. Для кодов, исправляющих две ошибки, существует несколько вариантов получения синдромов двух независимых ошибок. Один из них приведен на фиг.4, причем слева— обозначения разрядов. Следует отметить, что таблица синдромов рассчитана на исправление именно ошибок в ин, формационных разрядах (1-7). 35

На накопитель 1 в последовательном виде поступает код, завершающийся

:признаком окончания (например, более

„цлинный импульс в стартстопных системах передачи). При получении этого 40 признака срабатывает селектор 2 и запускает генератор 3 тактовых импульсов. Тактовые импульсы подаются на первые входы элементов И 11 и на распределитель 4. Первым тактом распре- 45 делителя 4 счетные триггеры 13 сбрасываются в "0", а вторым тактом через элементы И 10 в них записываются информационные разряды от накопителя 1.

Одновременно они вместе с контрольными разрядами подаются на вычислитель 6 синдромов, состоящий H3 BocbMH схем сложения по модулю 2 в соответствии с таблицей синдромов, а именно в соответствии с проверочными равенствами

1+2+6+7+?=О 1+ 2+ 3+4+ 7+ Н=О

1+ 3+5+6+ 7+ Г=О

1+4+ 5+Е=О

2+ 5+ 6+ D = О

2+ 3+ 4+ С = О

3+5+7+8= О

4+6+ 7+А=О

Если код принят без ошибок, на выходах всех восьми сумматоров по модулю 2 нули, при наличии ошибок иод отличен от нуля. Блок 7 памяти выполнен в виде ПЗУ, в котором записаны коды разрядов с ошибками (4-разрядные слова), а адресные входы соответствуют кодам синдромов ошибок (8-разрядные слова). Нулевой синдром (нулевой адрес) соответствует коду ПЗУ 1001 это признак отсутствия ошибки, который инициирует второй выход дешифратора 8. С выхода дешифратора 8 разрешение на выдачу кода подается на третьи входы элементов И 14 и на второй вход элемента И 15. На первые входы элементов И 14 и 15 подается последний такт распределителя 4. С выхода блока исправления ошибок на вторые входы элементов И 14 подается информационный код, поэтому с последним тактом распределителя он передается на выход устройства. Одновременно с выхода элемента И 15 выделяется признак подтверждения правильности.

Если в принятой кодовой комбинации есть ошибки только в контрольных разрядах, синдром отличен от нуля, но по этим адресам в блоке 4 памяти также хранятся коды 1001, что приводит к выдаче информационной части кода описанным способом.

Если в принятом коде есть одиночные ошибки, ненулевой синдром, соответствующий каждой из подсобных ошибок, вызывает выдачу блоком 7 на дешифратор 8 кода разряда с ошибкой.

Дешифратор 8 преобразовывает двоичный код в позиционный, благодаря чему на второй вход :соответствующего элемента И 11 от дешифратора 8 подается импульс коррекции, который через элемент ИЛИ 12 переводит триггер 13 в противоположное состояние, что и соответствует исправлению ошибок. После этого с выхода блока 4 формируется код 1001.

При наличии двойных ошибок, одна из которых в информационной части, устройство работает аналогично предыдущему, т.е. исправляется информационный разряд, и блок 4 вырабатывает код разрешения 1001.

1405118

Если в информационной части две ошибки, таблица синдромов (фиг. 4) позволяет выделить синдром, в соответствии с которым на третьем такте сна— 5 чала исправляется первая ошибка, затем на четвертом — вторая (при этом с выхода вычислителя 6 вырабатываются разные синдромы). После полного исправления информационной части с вы- 10 хода блока 4 формируется код 1001.

Формула и з о 6 р е т е н и я

1. Декодер линейного кода, содер- 15 жащий накопитель, вход которого является входом декодера, вычислитель синдрома и блок ключей, выход которого является выходом декодера, о т лича ю шийся тем, что, с це- 20 лью повышения достоверности и быстродействия декодера, в него введены дешифратор, блок памяти, блок исправления ошибок, распределитель, генератор тактовых импульсов и селектор, вход 25 которого объединен с входом накопителя, выход соединен с входом генератора тактовых импульсов, выход которого соединен с первым входом блока исправления ошибок и входом распределите- 30 ля, первый выход которого соединен с первым входом блока ключей, второй и третий выходы распределителя соединены соответственно с вторым и третьим входами блока исправления оши бок, первый выход накопителя соединен с четвертым входом блока исправления ошибок, выход которого соединен с вторым входом блока ключей и первым входом вычислителя синдромов, второй 40 вход которого соединен с вторым выходом накопителя, выход — с входом блока памяти, выход которого соединен с входом дешифратора, первый выход дешифратора соединен с. пятым входом блока исправления ошибок, второй выход — с третьим входом блока ключей.

2. Декодер по п.1, о т л и ч а ю— шийся тем, что блок исправления ошибок содержит две группы элементов

И по К элементов в каждой, К элементов ИЛИ с К счетных триггеров, где К— число информационных разрядов линейного кода, первые входы элементов И первой группы объединены и являются первым входом блока исправления ошибок, установочные входы счетных триггеров объединены и являются вторым входом блока исправления ошибок, первые входы элементов И второй группы объединены и являются третьим входом блока исправления ошибок, вторые входы элементов И второй группы являются соответствующими четвертыми входами блока исправления ошибок, вторые входы элементов И первой группы являются соответствующими пятыми входами блока исправления ошибок, выходы элементов

И первой и второй групп соединены соответственно с первыми и вторыми входами одноименных элементов ИЛИ, выходы которых соединены со счетными входами одноименных счетных триггеров, прямые выходы которых являются соответствующими выходами блока исправления ошибок.

3. Декодер по п.1, о т л и ч а юшийся тем, что блок ключей содержит (К+1) элементов И, где К— число информационных разрядов линейного кода, первые входы элементов И объединены и являются первым входом блока ключей, вторые входы элементов

И объединены и являются третьим входом блока ключей, третьи входы К элементов И являются соответствующими вторыми входами блока ключей, 1405118 (! ( (! (! дт

Ф 6,У

Фиг. Г т g ОаО7 т

2 0 О? 10011 з о rioter>a

3 01OI 610

5 01 01110 О

6 у оо Ог07

7 1 ) 00o71

Д 7 00 00000

g > gooooo

g) 00 ООО

g Q g t g 0 0 0

00010> О 0007 0-0 н g g0000l О

ОЦ00003

Фиг4

Составитель С. Берестович

Техред А.Кравчук Корректор И;Муска

Редактор Н.Гунько

Заказ 3110/56

Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4