Способ интегрирующего аналого-цифрового преобразования и устройство для его осуществления

 

Изобретение позволяет повысить точность аналого-цифрового преобразователя , работающего по методу двухтактного интегрирования и упростить процесс коррекции. В первом такте длительностью Тд интегрируется входной сигнал U. Во втором так.те интегрируется эталонный сигнал обратной входному полярности. Результатом преобразования U, является интервал времени интегрирования Uj , В третьем такте в течение части интервгипа, равной разности интервалов интегрирования U и 1), интегрируют нулевой сигнал, а в течение другой части - эталонный сигнал. В четвертом такте интегрируют опорный сигнал одной полярности со входным. 3 з.п. ф-лы, 3 ил. с (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3968565/24-24 (22) 21. 10. 85 (46) 15. 03, 88. Бюл. N 10 (71) Гомельский политехнический институт (72) Е.Г.Абаринов и Н).А.Козусев (53) 681.325 (088.8) (56) Патент США У 3872466, кл. Н 03 К 13/20, 1979.

Авторское свидетельство СССР

У 1005305, кл. Н 03 И 1/52, 1974 ° (54) СПОСОБ ИНТЕГРИРУВМЦЕГО АНАЛОГОЦИФРОВОГО ПРЕОБРАЗОВАНИЯ И УСТРОЙСТB0 II ЕГО ОСУЩЕСТВЛЕНИЯ (57) Изобретение позволяет повысить точность аналого-цифрового преобра„„SU„„1381709 А 1 (51)4 Н 03 М 1/52 зователя, работанхцего по методу двухтактного интегрирования и упростить процесс коррекции. В первом такте длительностью Т интегрируется входной сигнал U . Во втором такте интегрируется эталонный сигнал обратной входному полярности. Результатом преобразования U является интервал времени интегрирования U

В третьем такте в течение части интервала, равной разности интервалов интегрирования U „ U, интегрируют нулевой сигнал, а в течение другой части — эталонный сигнал. В четвертом такте интегрируют опорный сигнал одной полярности со входным. 3 з.п. ф-лы, 3 ил.

1381709

Изобретение относится к электроизмерительной технике и может быть использовано в аналого-цифровых преобразователях (AIIII), работающих по методу двухтактного интегрирования, Цель изобретения — повьппение точ— ности и упрощение.

На фиг.1 представленные временные диаграммы, поясняющие предлагаемь|й способ; на фиг.2 — устройство реализующее предлагаемый способ; на фиг ° 3вариант выполнения блока управления, Способ основан на интегрировании сигналов в четырех последовательных и равных по длительности тактах, в первом из которых интегрируют входной сигнал, во втором — эталонный сигнал, обратный входному сигналу полярности до момента равенства его нулю, в первой части третьего такта, равной разности ингервалов интегрирования входного и эталонного сигналов, интегрируют нулевой сигнал, а 25 во второй части — эталонный сигнал, в четвертом такте интегрируют опорный сигнал, полярность которого совладает с полярностью входного сигнала, до момента равенства нулю и в 30

I e«eIIIIe vpe IeIIII интегрирования опорного сигнала формируют выходной код.

Устройство (фиг,2) содержит интегратор 1, ключи 2-6, компаратор

7, генератор 8 импульсов, счетчик 9 времени такта, триггер 10 такта, триггер 11 управления, элементы

И 12-15, формирователь 16 импульсов (по фронту), формирователь 17 импульсов (IIc> срезу), злементн ИЛИ 18 и 19, 40 элемент 20 задержки, блок ?1 управления.

Первый вариант блока 21 управления (фиг.2) выполнен на элементе И 22, двух триггерах 23 и 45

24, элемента ИЛИ-IIE 25 26, счетчике 27 и содержит входы 28-34 и выходы 35-40.

Второй вариант блока управления (фиг.3) выполнен на элементе И 41, 50 двух триггерах 42 и 43, элементах !

Ц!И-НЕ 44 II 45, реверсивном счетчике

46, блоке 47 выделения нулевого кода, Устройство с первым вариантом выполнения блока управления (фиг ° 2)

55 работает следующим образом.

Перннй такт T III TeI H oII HHII U„ соответствует нулевому состоянию тпиггер» 10 тактов и триггера 23.

Сигналами "1" с инверсных выходов триггера 10 и триггера 23 (выход 35 блока 21 управления ) через элемент

И 12 открыт первый ключ 2, к входу интегратора 1 подключен входной сигнал U„, клюшки 3-6 при этом разомкнуты, Второй такт соответствует единичному состоянию триггера 10 и нулевому состоянию триггера 23. !!ри этом триггер 11 переключается в состояние

"1", сигналами "1" с прямого выхода триггера 11 и выхода 35 блока 21 управления через элементы И 15 и

И)!И 19, открыт ключ 3. Интегрирование эталонного сигнала U T продолжается до тех пор, пока напряжение интегратора 1 не достигнет исходного уровня. Компаратор 7 переключается и через формирователь 16 и элемент

ИЛИ 18 обнуляет триггер 11 ° В течение времени Т„ интегрирования 0>

11 I l во втором такте сигналов 1 элемента ИЛИ-HE 26 (выход 39 блока управ-1ения 21) открыт элемент И 14, импульсы генератора 8 через элемент

20 задержки поступают на счетный вход счетчика 27 (вход 34 блока 21 управления). В счетчике 27 фиксируется код N„, пропорциональный времени Т„ ° В оставшуюся часть второго такта длительностью TII- T „ замкнуты ключи 5 и 6, элемент И 14 закрыт.

Третий такт соответствует нулевому состоянию триггера 10, единичному состоянию триггера ?3. Триггер 11 остается в нулевом состоянии, ключи 2, 3, 4 и 6 разомкнуты, ключ 5 замкнут, интегрируется нулевой сигнал (напряжение смещения е операционного усилителя интегратора 1).

Через элемент И 14 на вход счетчика

27 поступают импульсы генератора 8, Интегрирование е продолжается до заполнения счетчика 27, импульс переполнения которого устанавливает триггер 24 в единичное состояние, Поскольку интервал Т формируется с помощью счетчика 9, управляемого генератором 8, а счетчик 27 также подсчитывает импульсы генератора 8 и в нем был записан код, пропорциональный времени Т, то если обеспечить равенство коэффициентов пересче га счетчиков 10 и 27, время дозаполнения счетчика 27 в третьем такте равно Т,-Т„.

Б течение второго подинтервала третьего такта длительностью Т „ снова интегрируется U . Сигналом "1" с

1381709 выхода триггера 24 через элемент

СПИ 19 открыт ключ 3, а через элемент ИЛИ-HE 26 закрыт элемент И 14, счетчик 27 сохраняет после перепол5 нения нулевое состояние. Четвертый такт соответствует единичному состоянию триггеров 10, 11, ?3. Через элеMpíò И 13 открывается ключ 4, интегрируется опорный сигнал U,„„ 10

В течение времени интегрирования

U „ в счетчике 27 формируется скорректированный результат преобразования путем подсчета импульсов генератора 8, поступающих через открытый элемент И 14. В момент равенства нулю результата интегрирования компаратор 7 переключается и через элементы 17 и 18 обнуляет триггер 11, Ключ 4 закрывается, а ключи 5 и 6 открываются, Код счетчика 27 может быть считан с счетчика 27 в момент появления импульса формирователя 17.

Устройство готово к следующему четырехтактному циклу преобразования, Поскольку полное время заполнения счетчика 27 должно быть равно длительности такта Т,, устройСтво с первым вариантом блока управления используется преимущественно для 30 интегрирующего аналого-цифрового преобразования с фиксированным временем интегрирования входного сиг40 нала ° Интегрирующее аналого-цифровое преобразование с программируемым

35 временем То необходимо, например, для сохранения высокой помехозащищенности преобразования в условиях изменяющейся частоты помехи, Кратность интервала Т периоду помехи при этом обеспечивается изменением коэффициента пересчета счетчика времени такта. В этом случае предпочтительнее использовать несколько 45 усложненный вариант блока 21 управ-, ления с реверсивным счетчиком 46 и дополнительным блоком 47 выделения нулевого кода (фиг,3!, поскольку при таком выполнении блока управления не требуется согласования коэффициентов пересчета счетчика времени такта и реверсивного счетчика 46, Работа устройства со вторым вариантом блока управления в первых двух

55 тактах принципиально не отличается от изложенной. Различие заключается в том, что счетчик во втором такте в течение времени Т „ интегрирования

П работает в режиме вычитания, а

Зт в третьем такте изменен порядок интегрирования е и 11 . В начале третьего такта при переключении триггера 42 триггер 43 устанавливается в

I l 1! единичное состояние, сигналом 1 с выхода 40 блока 21 управления через элемент ИЛИ 19 замыкается ключ 3 °

Через элемент И 14 на вход реверсивного счетчика 46 поступают импульсы генератора 8, а реверсивный счетчик

46 работает в режиме суммирования °

Поскольку в счетчике был записан код N „ то он обнулится при поступлении И импульсов. Таким образом, х обеспечивается равенство интервалов интегрирования U з во втором и третьем тактах.

В оставшуюся часть третьего такта длительностью Т -Т „ интегрируется е, так как при обнулении реверсивного счетчика 46 сигналов блока 47 триггер 43 обнуляется, Ключ 3 закрывается, а ключ 5 открывается, при этом сигнал "1" управления ключом 5, вырабатываемый элементом ИЛИ-НЕ 44 через элемент ИЛИ-HE 45 блокирует поступление счетных импульсов генератора 8 через элемент И 14, обеспечивая нулевой код в реверсивном счетчике 46 до начала четвертого такта, Работа устройства в четвертом такте интегрирования U „ идентична изложенной. Для изменения времени интегрирования Т входного сигнала изменяют коэффициент пересчета счетчика 9 времени такта, при этом автоматически выполняется равенство интервала интегрирования напряжения смещения в третьем такте ".r разности интервалов интегрирования входного и опорного сигналов в первом и втором тактах Т, — Т„. формула изобретения

1. Способ интегрирующего аналогоцифрового преобразования заключающийся в интегрировании сигналов с четырех последовательных и равных по длительности тактах, в первом из которых интегрируют входной сйгнал, во втором — эталонный сигнал обратной входному сигналу полярности до момента равенства его нулю, в первой части третьего такта, равной разности интервалов интегрирования входного сигнала в первом такте и эталонного

1ЗВ12;3ч сиги

tfyJtP E3o."t <1ItE t! aл, и EJ <1)np tftpof3((ftfsft

I3II oJ(!toI о кода, о т л !t ч а к щ и йс я тем, что, с целью пог)ышения точности и уг(ро(цения, во второй части трет(.«t-o такта 1(нтегрируют эталонны)1 сигиа1, в четвертом такте — о!!Ориый сигиа 1, полярность которого совпадает с полярностью входного сигнала, до момента ра!)еиства plо нулю, а формирование г)ыходчого кода осуществляют в течение Времени интегрирования опорного сиt!IaJ<а.

2, Устройство интегрируюп(его аналого-цифрового преобразования, содержащее первый, Второй, третий и четверт(!11 к.!ючи, 1<нформациониые вхо> t!! ! < р! „: i; l! < >(< ООТ!3(.тствс . Hlfo

ii . > .,!l !filr;)rr !! l :(, .!>с!! ЭTRJIOII}fo! О

OrIOP f1 i О fl 1!У. l< r;nl О Clt1 Нс(ЛОН а ВЫ

:.:O>1 l < r i<. I, !! 1i!l i ";; iп

ff< ÕО;(ИОс Е:: « fft

С 1!PI>!3: !)! !!! .i>Ä, ".! >11ОКД >JÏÐàâèåè11ÿ )

<>< i;! !i ° r: r r!, i . I (>ро О пО <к J1!<)<(off !< у !р.!! !,! !>1(31<. вх >ду чс.тпертогo кпиоча, тре г:1;"1 1!k!;:<>ö — к первому Входу пер«ого э.г». !еtt га 11, второй Вход которого через элемент задержки соединен с николом генератора импульсов, а, I!;(<. ;1 иодключ .и к и< рвому входу GJIo к,(уира!).I<=! и)1, (н I. :oJI, гс иератора им-!!У l -О!3;еР";З < >IOT

>! О,(!(.> )- <:ft к входу Tpttz гера такта, 1;,;, roй И 3<1»в .РСИ! Гй ВЫХОДЫ КОТОРОГО

« i r! f1!r fil l < )О !3< Tc 113 « и1! О <. В то1)ьп(1!:.!.а vJ!ðë DJ ения, 1; !х !.-,(1(с>дключс)ll также к

>3 о!(; i гораго )Jtpмеита 11, ri r: r >!! .ХР>(с;О l С>!>ОГО ОЕ>!ИВЕEI С Ч< .1 ! ..р:.ы;1 ..(i .одо!1 б;(ока уира! "< II!f3(, а в! I од . <>В(1,3<ю еи к управляющему вхо-(<. с) <- (>!3, >1 (>»,И!В<(с) 11 TOМУ ВХОДУ б lot< у! !1). <«3!си!!я п)<тый Вход которо го объ< JEIIIi«и с управляющим входом

r. второго ключа, шестой вход — с упра(3ляю!!(и.! н одом третьего ключа и подключеll I< выходу третьего .лемента И„и>: )13! Itt вхсд котс>рого соединен с и р),: !. 1 E)ых од ом триггера упр авлеи!<н, !1 !!< (.еиый выход которого подк.:!! >я сl!» е < 3(ьмом - 13ходу блока управ<<=, !I!1 1 и пход интегратора соединен с вх,и.;! I »<иаратора, о т л и ч а ю-!!(е е < Jr i p!t, что в него введены

;<В» ф ! l:!P< ВЛТЕЛЯ ИМПУЛЬСОВ, Два

I I!l !1 четвертый элемент И, ир!<Че>! — I. ..: :ц Tpll f гoðà управления

cooTE3pTcTI3E ино пятым и четвертым выходами Г>лока, первые входы первого второго элементов ИЛИ-НЕ и устаио;3<чиый вход счетчика объединены являются четвертым входом блока, ;торой и третий Входы первого элемента ИЛИ-lll . являются пятым и шестым

35 входами блока, а Выход первого элемента ИЛИ-HF. является вторым выходом .дока, Второй вход элемента И является седьмым входом блока, а выход

40 JJI(ìåíòà И соединен с Вторым входом второго элемента ИЛИ-НЕ и явл) ется первым выходом блока, выход первого Iриггера является шестым выходом блока и соединен с третьим входом

45 HTopol o элемента ИЛИ Н1 ВыхОД ко торого является третьим выходом блока, à S-вход первого триггера соединен с вьгкодом переполнения счетчика, счетный Вход которого является первым входом блока.

- 3,Устройст(3о по п.2, о т л и ч аю щ е е с я тем, чпо блок управления выполнен иа элементе ll, двух триггерах, двух элементах liJ111-НЕ, ревер>5 сивном счетчике и блоке выделения нулевого кода, причсм перв(,(й вход элемента И является вторьгм входом блока, счетный 13xoa lfr«p!Iot o тригге10

25 с<>(JE!tltptt < прямым выходом триггера ! акта, а К-вход — с выходом первого

«с(<)мег(та 1ШИ, первый и Второй входы которого через соответствуюп(ий формирователь импульсон подключены к выходу компаратора, второй вход третьего элемента И соединен с пятым гн всодом блока управления, четвертый выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с прямьгм выходом триггера управления, а вьгход с первым входом второго элемента ИЛИ, Второй вход которого соединен с шесt»tt Выходом блока управления, а выход — с управляющим входом второго ключа.

1. Устройство по п.2, о т л и ч а и щ е е с я тем, что блок управле(»ия Выполнен на элементе И, двух триггерах, двух элементах ИЛИ-НЕ и сч<.тчике, причем первый вход элемента И и 13. — Вход первого триггера

o

1381709 ра является третьим входом блока, инверсный выход первого триггера соединен с первым входом управления реверсивного счетчика и является чет5 вертым выходом блока, а прямой выход соединен с вторым входом управления реверсивного счетчика, S-входом второго триггера и является пятым выходом блока, первые входы первого 1g и второго элементов ИЛИ-НЕ и установочный вход реверсивного счетчика объединены и являются четвертым входом блока, второй и третий входы первого элемента ИЛИ-КЕ являются соответственно пятым и шестым входами блока, а выход первого элемента

ИЛИ-НЕ соединен с вторым входом второго элемента ИЛИ-НЕ и является вторым выходам блока, второй вход элемента И является седьмым входом блока, а выход является первым выходом блока, выход второго элемента ИЛИ-НЕ является третьим выходом блока, а выход второго триггера является шестым выходом блока, К-вход второго триггера соединен с выходом блока выделения нулевого кода, входы которого подключены к выходам реверсивного счетчика, счетный вход которого является первым входом блока, 1381709

Составитель В.Махнанов

Редактор Т.Парфенова Техред Л.Сердюкова Корректор М,Демчик

Заказ 1194/55 Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Проиэводственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4