Преобразователь кода системы остаточных классов в позиционный код

 

Изобретение относится к вычислительной технике и предназначено для преобразования кода из системы остаточных классов в позиционный код. Цель изобретения состоит в сокращении аппаратурных затрат. Поставленная цель достигается тем, что преобразователь кода системы остаточных классов в позиционный код, содержащий четыре регистра 1-4 сдвига, вычитатель 7, сумматор-вычитатель 5, три сумматора 6,24,25, формирователь 8 дополнительного кода, переключатель 9 основания системы остаточных классов, коммутатор II, блок 12 синхронизации , схему 13 сравнения кодов, два триггера .14,15, четыре элемента И 16-19, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20, два элемента 21,22 задержки, содержит третий элемент задержки 23 с соответствующими связями. 1 шт. с S (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) А1 (50 4 Н 03 M 7/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOIVIV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4138948/24-24 (22) 22.07.86 (46) 15.04.88. Бюл. У 14 (71) Институт кибернетики им. В,M.Ãëóøêoâà и Институт проблем моделирования в энергетике AH УССР (72) Е.А.Смичкус и В.Л.Баранов (53) 681 . 3 (088. 8) (56) Авторское свидетельство СССР

У 924695, кл. H 03 М 7/18, 1980.

Авторское свидетельство СССР

У 557363, кл. G 06 F 1975.

Авторское свидетельство СССР

В 1228290, кл. Н 03 M 7/18, 1984. (54) ПРЕОБРАЗОВАТЕЛЬ КОДА СИСТЕМЬ1

ОСТАТОЧНЬИ КЛАССОВ В ПОЗИЦИОННЬЙ КОД (57) Изобретение относится к вычислительной технике и предназначено для

Г преобразования кода из системы остаточных классов в позиционный код.

Цель изобретения состоит в сокращении аппаратурных затрат. Поставленная цель достигается тем, что преобразователь кода системы остаточных классов в позиционный код, содержащий четыре регистра 1-4 сдвига, вычитатель 7, сумматор-вычитатель 5, три сумматора 6,24,25, формирователь

8 дополнительного кода, переключатель 9 основания системы остаточных классов, коммутатор ll, блок 12 синх.ронизации, схему 13 сравнения кодов, два триггера 14,15, четыре элемента

И 16-19, элемент ИСКЛОЧА!01ЦЕЕ ИЛИ 20, с два элемента 21,22 задержки, содержит третий элемент задержки 23 с соответствующими связями. 1 ил.

1388997

Изобретение относится к вычислительной технике, предназначено для преобразования кода из системы оста,точных классов в позиционный код и может быть использовано в цифровых системах автоматики и телемеханики.

Целью изобретения является сокра" щение аппаратурных затрат.

На чертеже представлена схема 10 ,преобразователя кода системы остаточ(:ных классов в позиционный код.

Преобразователь кода системы остаточных классов в позицонный код содержит регистры 1-4 сдвига, сумматор- 15 вычитатель 5, сумматор 6, вычитатель

:7, фбрмирователь 8 дополнительного кода, переключатель 9 основания сис,темы остаточных классов, вход 10 за дания диапазона представления чисел 20 преобразователя, коммутатор 11, блок 12 синхронизации, схему 13 сравнения ,.кодов, триггеры 14 и 15, элементы

lH 16-19, элемент ИСКЛ1ОЧА10ЩЕЕ ИЛИ 20, элементы 21-23 задержки, сумматоры 25

24 и 25, группы информационных вхо дов 26 и 27 преобразователя, вход 28 запуска преобразователя.

Блок 12 синхронизации, схема 13 сравнения кодов и формирователь 8 до- 30 .полнительного кода реализованы и функционируют идентично прототипу.

Преобразователь кода системы остаточных классов в позиционный код работает следующим образом. 35

В исходном состоянии триггеры 14, 15 находятся в иулевом состоянии, в которое они устанавливаются в результате предыдущего цикпа преобразования. 40

С помощью переключателя 9 устанавливается двоичный.код основания P

4 системы остаточных классов, а на входе 10 устанавливают диапазон представления чисел, равный Р, Р, где 45 основания системы остаточных классов

Р< =6N+ 1; Рг= 611 — 1; И= 2";

1, 2,..., m — натуральный ряд чисел.

Переключатель 9 основания системы

50 остаточных классов подключает один из выходов разрядов регистра 4 сдвига к входу элемента 23 задержки на такт и к первому входу сумматора 24.

Запуск преобразователя осуществляется путем подачи сигнала "1" на. вход 28 запуска преобразователя, по которому блок 12 синхронизации формирует последовательность синхроимпульсов на своих выходах. Синхроимпульс с первого выхода блока 12 синхронизации поступает на входы управления занесением информации регистров 1-3 сдвига, а также на входы элементов

И 18 и 19. По этому снгналу,в регистры 1,2 и 3 сдвига вводится исходная информация в виде параллельных двоичных кодов, а триггеры 14 и 15 устанавливаются в состояния, определяющие режим работы преобразователя.

Регистр 1 сдвига содержит 2п + 1 разряд, а регистры 2 и 3 сдвига п разрядов, где и — количество разрядов представления остатков а, и аС по основаниям P и Р системы остаO

1 точных классов.

Регистр 4 сдвига содержит ш разрядов, где ш n.

Параллельные и-разрядные двоичные коды остатков ос, и ы считываются соответственно с информационных входов

26 и 27 и записываются в регистры 2. и 3 сдвига соответственно. Параллельный 2п-разрядный двоичный код Р, Р диапазона представления чисел считываетея с входа 10 и записывается в регистр 1 сдвига, старший 2п + 1-й разряд которого находится в нулевом состоянии.

Схема 13 сравнения кодов сравнивает два и-разрядных параллельных двоичных кода остатков, действующих, на информационных входах 26 и 27 устройства соответственно, и вырабатыI1 11 вает на выходе сигнал 1 при g >ac,.

Сигнал "1" на выходе схемы 13 сравнения кодов открывает элемент

И 18, через-который проходит импульс с первого выхода блока 12 синхронизации и устанавливает триггер 14 в единичное состояние.

Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20 сравнивает младшие разряды двоичных кодов остатков ас, и g, действующих на первых информационных входах 26 и 27 соответственно. Когда в младших разрядах двоичных кодов остатков действуют различные сигналы, то на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20 формируется сигнал "1" который открывает элемент И 19. Импульс с первого выхода блока 12 синхронизации проходит через элемент И 19 и устанавливает триггер 15 в единичное состояние.

1388997

Под воздействием синхроимпульсов с второго выхода блока 12 синхронизации двоичные коды остатков сдвигаются, начиная с младшего разряда, с выходов регистров 2 и 3 сдвига соответственно. Вычитатель 7 выполняет последовательное вычитание из последовательного двоичного кода остатка ос последовательного двоичного кода !ð остатка,, а на выходе вычитателя 7 формируется последовательный двоичный код разности остатков, который, начиная с младшего разряда, поступает на информационный вход формирователя

8 дополнительного кода.

Формирователь 8 дополнительного кода преобразует дополнительный код разности остатков с —, в прямой код, если на его управляющий вход 2р поступает сигнал "1." с нулевого выхода триггера 14, или пропускает без изменения прямой код разности остатков, когда триггер 14 находится в единичном состоянии. Таким образом 25 на выходе Формирователя 8 дополнительного кода формируется прямой код абсолютной величины разности остатI ков /М вЂ” oc, / который через элемент И 16 поступает, начиная с младmего разряда, на информационный вход регистра 4 сдвига. Спустя один, два,...,ш тактов на выходах соответственно первого, второго,...,m-го разрядов регистра 4 сдвига под дейст35 вием импульсов с,второго выхода блока 12 синхронизации сдвигается, начиная с младших разрядов, последовательный двоичный код разности остатков. Поскольку задержка последова- 4р тельного кода на один такт эквивалентна умножению на два, то на выхо- дах первого, второго,...,m-го разрядов регистра 4 сдвига формируются соответственно последовательные дво- 45 ичные коды величин 2 /oL — д,/,..., 2 /Ы вЂ” М,/ . Выбор одной из этих величин осуществляют переключателем 9 основания системы остаточных классов.

Например, если основание системы остаточных классов Р = 6N + 1, то выход i + 1-ro разряда регистра 4 сдвига подключают переключателем 9 к входу элемента 23 задержки и первому входу сумматора 24. В этом случае на выходе переключателя 9 формируется .последовательный двоичный код величины 2" (о -aL,/, который задерживается элементом 23 задержки на такт, что эквивалентно умножению этой величины на два. Таким .образом, на выходе элемента 23 задержки формируется последовательный двоичный код величины 2 /oC -oc,!, который суммируется, начиная с младших разрядов, в сумматоре 24 с последовательным двоичным кодом величины 2 " ./с — el,/ формируемым на выходе переключателя

9 основания системы остаточных классов. На выходе сумматора 24 формируется последовательный двоичный код величины 6 ° 2 /ф — g,/, который суммируется, начиная с младших разрядов, в сумматоре 25 с последовательным двоичным кодом величины /ь — о,/, Формируемым на выходе элемента H 16. На выходе сумматора 25 формируется последовательный двоичный код произведения основания системы остаточных классов на абсолютную величину разности остатков Р, /oL -oL,/ . Спустя -и тактов. после запуска преобразователя на третьем выходе блока 12 синхронизации вырабатывается нулевой сигнал, блокирующий вычитатель 7, а на пятом выходе блока 12 синхронизации формируется сигнал "1", устанавливающий по входу сброса формирователь 8 дополнительного кода в исходное состояние. С выхода сумматора 25 последовательный двоичный код произведения поступает, начиная с младшего разряда, на первый вход сумматора-вычитателя 5. Сумматор-вычитатель 5 устанавливается в режим суммирования, если триггер 14 находится в нулевом состоянии, либо в режим вычитания, когда триггер 14 находится в единичном состоянии. Последовательный двоичный код остатка сдвигается, начиная с младшего разряда, под действием импульсов с второro выхода блока 12 синхронизации на вход элемента 21 задержки на такт.

Элемент 21 задержки обеспечивает сдвиг на один разряд последовательного двоичного кода остатка са по отношению к последовательному двоичному коду произведения Р, /y — g,/ т.е. реализует операцию умножения двоичного кода остатка на два. Последовательный двоичный код величины

2M< поступает с выхода элемента 21 задержки на второй вход сумматоравычитателя 5, который в зависимости от режима суммирования или вычитания формирует последовательный двоичный код величины 2Ы, < Р, ./a, — о,(1388997

Коммутатор 11 подключает выход регистра 1 сдвига к входу сумматора 6„ если триггер 15 находится в единичном состоянии, либо подключает вход сумматора 6 к выходу элемента 22 задержки на такт, когда триггер 15 находится в нулевом состоянии. Элемент

И 17 блокирует вход элемента 22 задержки, если триггер 14 находится в нулевом состоянии, либо подключает выход регистра 1 сдвига к входу элемента 22 задержки, когда триггер 14 находится в единичном состоянии.

После запуска преобразователя дво- 15 ичный код величины Р, Р сдвигается под действием импульсов с второго выхода блока 12 синхронизации из регистра 1 сдвига и, начиная с младше го разряда, поступает через коммута- 20 тор ll на вход сумматора 6 в случае единичного состояния триггера 15. В этом случае на выходе сумматора 6

1, формируется последовательный двоич.ный код величины Р, Р + 2о + Р,х

«/К, — Ы,J который равен удвоенному значению преобразованного числа.

Когда триггер 15 находится в нулевом состоянии, а триггер 14 в единичнОм сОстОянии, тО двОичный кОд 30

Р, Р сдвигается из регистра .1 сдвига через элемент И 17, элемент 22 задержки на такт и коммутатор ll на вход сумматора 6. Элемент 22 задержки на такт обеспечивает сдвиг на ,35 один разряд последовательного двоич- ного кода величины Р,, Р по отношению к последовательному двоичному коду, формируемому на выходе сумматора-вычитателя 5, т.,е„ реализует операцию умножения последовательного двоичного кода на два. Р> этом случае на выходе сумматора 6 формируется последовательный двоичный код величи-! <о 45 торый равен удвоенному значению преобразованного числа.

В том числе, когда триггеры 14 и

15 находятся в нулевом состоянии, элемент И 17 закрыт сигналом прямого выхода триггера 14 и на выходе ком".

50 мутатора 11 действует нулевой двоичный код. На выходе сумматора 6 в этом случае формируется двоичный код величины 2g, + Р joL -u,1, который равен удвоенному значению преобразованного числа.

Последовательный двоичный код преобразованного числа с выхода сумматора 6 записыва тся, начиная с младшего разряда, в регистр 1 сдвига под действием импульсов, поступающих с второго выхода блока 12 синхронизации.

Спустя 2n + 1 такт после запуска преобразователя в регистре 1 сдвига фиксируется двоичный код преобразованного числа. Разрядность регистра

1 сдвига 2n + l выбрана так, чтобы младший разряд двоичного кода преоб разованного числа (второй разряд уд-, военного значения преобразованного числа) в конце цикла преобразования находился в первом разряде регистра

1 сдвига. Кроме того, спустя 2n + 1 такт после запуска преобразователя триггеры 14 и 15 импульсом с четвертого выхода блока 12 синхронизации устанавливаются в нулевое состояние, блок 12 синхронизации устанавливается в исходное состояние и цикл преобразования заканчивается.

Формула и з о б р е т е н и я

Преобразователь кода системы ос-. таточных классов в позиционный код, содержащий первый, второй, третий и четвертый регистры сдвига, вьгчита тель, сумматор-"вычитатель, три сумматора, формирователь дополнительного кода, переключатель основания систе-. мы остаточных классов, коммутатор, первый и второй триггеры, первый, второй, третий и четвертый элементы

И, первый и второй элементы задержки, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, схему сравнения кодов и.блок синхронизации, причем вход запуска преобразователя соединен с входом запуска блока синхронизации, первый выход которого соединен с входами разрешения занесения информации первого,,второго и третьеro регистров сдвига, второй выход блока синхронизации соединен. с входами разрешения сдвига первого, второ го и третьего регистров сдвига, третий выход блока синхронизации сэеди нен с входом разрешения вычитателя и с первым входом первого элемента И, четвертый выход блока синхронизации соединен с входами установки в нуль первого и второго триггеров, пятый выход блока синхронизации соединен с входом сброса формирователя дополнительного кода, выход которого сое13889

Составитель А. Клюев

Техред Л.Олийнык Корректор Г.Решетник

Редактор М.Циткина

Заказ 1585/56 Тираж 928 Подписное н

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва Ж-35, Раушская наб ., д. 4/5

Производственно-полиграфическое предприятие, г ° Ужгород, ул. Проектная, 4

7 динен с вторым входом первого элемен та И, выход первого элемента задерж ки соединен с первым информационным входом сумматора-вычитателя, входы разрешения вычитания и сложения кото рого соединены соответственно с пря мым и инверсным выходами первого триггера, выход сумматора-вычитателя соединен с входом первого слагаемого 10 первого сумматора, вход второго сла гаемого которого соединен с выходом коммутатора, выход сумматора соеди нен с информационным входом первого регистра сдвига, группа входов ввода 15 данных которого соединена с входом задания диапазона представления о числе преобразователя, выход первого регистра сдвига соединен с первым входом второго элемента И и с первым 20 информационным входом коммутатора, управляющий вход которого соединен с прямым выходом второго триггера,пря мой выход первого триггера соединен с вторым входом второго элемента И, 25 выход которого через второй элемент задержки соединен с вторым информационным входом коммутатора, входы ус» тановки в "1" первого и второго триггеров соединены соответственно с вы- 30 ходами третьего и четвертого элемен тов И, первая и вторая группы иналов мационных входов преобразователя сое динены соответственно с входами вво да данных второго и третьего регист

35 ров сдвига, первая и вторая группы информационных входов преобразовате ля соединены соответственно с первой и второй группами входов схемы срав нения кодов, выход которой соединен 40 с первым входом третьего элемента И, выход второго регистра сдвига соеди

97 8 йен с входом вычитаемого вычитателя, выход которого соединен с информа ционным входом формирователя дополни тельного кода, вход разрешения которого соединен с инверсным выходом первого триггера, выход третьего ре гистра сдвига соединен с входом

I уменьшаемого вычитателя и с входом первого элемента задержки,.первый вход четвертого элемента И .соединен

I с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с первыми входами первой и второй групп информационных входов преобразователя, вторые . входы третьего и четвертого элементов И соединены с первым выходом блока синхронизации, выход второго сумматора соединен с входом первого слагаемого третьего сумматора, выход которого соединен с вторым информационным входом сумматора-вычитателя, отличающийся тем, что, с целью сокращения аппаратурных затрат, он содержит третий элемент задержки, причем выход первого элемента И сое динен с информационным входом четвертого регистра сдвига и с входом вто рого слагаемого третьего сумматора, выходы разрядов четвертого регистра сдвига соединены с информационными

\ входами переключателя основания системы остаточных классов, выход кото рого соединен с входом первого сла гаемого второго сумматора и через третий элемент задержки - с входом второго слагаемого второго суммето ра, вход разрешения сдвига четверто го регистра сдвига соединен с вторым выходом блока синхронизации.