Двухканальное устройство для контроля и восстановления процессорных систем

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в процессорах с микропрограммным управлением. Цель изобретения - повышение достоверности информации и расширезше области применения устройства за счет возможности использования в двухканальной вычислительной системе. Поставленная цель достигается тем, что в устройство для контроля и восстановления, содержащее первый канал 1, включающий блок 6 микропрограммного управления, блок 7 о

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 G 06 F 11/00 с с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4103564/24-24 (22) 11.08,86 (46) 23 05 88. Бкл . !! 19 (72) Г.К. Подзолов, Л.С. Иванов, Ю.М, Гнедовский, H.È. Хлебников, Е.E. Миневич, А.А. Файвинов, Г.Н. Тимонькин, С.Н. Ткаченко и В.С. Харченко (53) 681.3(088.8) (56) Авторское свидетельство СССР

Ф 1020825, кл. G 06 F 9/22, 11/00, 1982.

Усольцев А. Г., Кислин Б,П. Сопряжения дискретных каналов связи с

ЭВМ. — М.: Связь, t973, с. 142, рис. 5.6(а).

„„SU„„1397917 д 1 (54) ДВУХКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ

КОНТРОЛЯ И ВОССТАНОВЛЕНИЯ ПРОЦЕССОРНЫХ СИСТЕМ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в процессорах с микропрограммным управлением. Цель изобретения — повьппение достоверности информации и расширение области применения устройства за счет возможности использования в двухканальной вычислительной системе. Поставленная цель достигается тем, что в устройство для контроля и восстановления, содержащее первый канал t, включающий блок 6 микропрограммного управления, блок 7 р

1397917 контроля на четность, блок 8 останова, блок 9 задания режима, распределитель 11 тактовых импульсов, блок 12 пуска, введен второй канал 2 и в каждый канал дополнительно введены блок

3 сравнения данных, блок 4 фиксации сбоев, блок 5 повторения микрокоманд

5 и блок 10 управления синхронизацией.

Б результате введения новых узлов и связей конструкция двухканального устройства лля контроля и восстановИзобретение относится к автоматике и вычислительной технике и может быть использовано в процессорах с микропрограммным управлением. ! (ель изобретения — повышение дос-. 5 товерности контроля и расширение области применения устройства за счет возможности использования в двухканальной вычислительной системе.

На фиг. 1 приведена структурная схема предлагаемого устройства; на фиг. 2 — функциональная схема блока сравнения данных; на фиг. 3 — функциональная схема блока фиксации сбоев; на фиг. 4 — функциональная схема блока повторения микрокоманд; на фиг.5функциональная схема блока микропрограммного управления; на фиг. 6 функциональная схема блока контроля иа четность; на фиг. 7 — функциональная схема блока останова; на фиг. 8 функциональная схема блока задания режима; на фиг. 9 — функциональная схема блока управления синхронизацией; на фиг. 10 — функциональная схема распределителя тактовых импульсов; на фиг. 11 — функциональная схема блока пуска; на фиг. 12 — функциональная схема мультиплексора адреса; на фиг. 13 — временные диаграммы работы средств синхронизации устройства.

Двухканальное устройство для контроля и восстановления процессорной система содержит первый 1 и второй 2 каналы, каждый из которых содержит блок 3 сравнения данных, блок 4 фиксации сбоев, блок 5 повторения микроления процессорных систем обеспечивает контроль информации, обнаружение сбоя (отказа) и организует повторение микрокоманды, а н случае необходимости переход на микропрограмму диагностики отказа. Кроме того, обеспечивается согласование и взаимосинхронизация работы каналов устройства в составе двухканального комплекса, достигается расширение области применения устройства. 1 з.п. ф-лы, 13 ил.

2 команд, блок 6 микропрограммного управления, блок 7 контроля на четность, блок 8 останова, блок 9 задания режима, блок 10 управления синхронизацией, распределитель 11 тактовых импульсов, блок 12 пуска, первый 13. 1 и второй

13.2 выходы отказа устройства, первую 14.1 и вторую 14.2 группы синхровыходов устройства, первую 15.1 и вторую 15.2 группы информационных выходов устройства, группы 16.1 и 16.2 выходов согласования соответственно первого и второго каналов, первую

17.1 и вторую 17.2 группы управляющих входов устройства, первую 18 и вторую 19 группы информационных входов устройства, информационные входы

20 и 21 и синхровход 22 блока 3, первую 23 и вторую 24 группы выходов блока 4, вторую группу 25 выходов блока 5, группу 26 выходов блока 7, первую группу 27 выходов блока 5, выходы 28 разрядов группы 16.1 вьмодов согласования канала, выход 29 блока 3, первую 30 и вторую 31 группы выходов блока 6, выход 32 первого разряда группы выходов блока 9, входы информационный 33 и разрешения 34 блока 8; второй 35, первый информа- i ционный 36 и третий 37 выходы блока

8, выход 38 пуска, выход 39 задания опорной частоты, группу 40 выходов задания режима блока 9 задания режима, первый 41, второй 42 и четвертый

43 выходы блока 10 управления синхронизацией, выход 44 блока 12, вход

45 признака согласования и первый разрешающий 46 вход блока 10, груп1397917 пу 47 выходов распределителя 11, второй разрешающий вход 48 блока 12, группу 49 входов кода операций, группу 50 входов согласования канала и

5 группу 51 выходов согласования канала.

Блок 3 сравнения данных (фиг. 2) содержит регистр 52, схему 53 сравнения и элемент И 54.

Блок 4 фиксации сбоев (фиг. 3) содержит первый 55, второй 56, третий

57, четвертый 58 и пятый 59 триггеры, группу 60 элементов И, элемент ИЛИ 61, входы 62,1-62.5 разрядов группы синхровходов блока 4, входы 63.1 и 63.2 разрядов группы. входов установки блока 4, входы 64.1-64.3 разрядов группы информационных входов блока 4, третьи входы 65.1-65.4 соответственно 20 с первого по четвертый элементов И группы 60, выходы 65.5 и 65.6 первых разрядов соответственно второй и первой групп выходов блока 4.

Блок 5 повторения микрокоманд 25 (фиг. 4) содержит счетчик 66, первый коммутатор 67, первый 68, второй 69„ третий 70 и четвертый 71 элементы И, первый 72 и второй 73 элементы ИЛИ, второй коммутатор 74,формирователь

75 импульсов, входы 76.1-76.4 разрядов группы синхровходов блока 5, входы 77. 1-77.3 разрядов группы информационных входов блока 5, выходы 78.1 и 78.2 разрядов группы 25 выходов блока 5, выходы 79.1-79.4 разрядов группы 27 выходов блока 5 повторения микрокоманд.

Блок 6 микропрограммного управле40 ния (фиг. 5) содержит блок 80 памяти микропрограмм, регистр 81 адреса, регистр 82 микрокоманд, мультиплексор 83 адреса, входы разрядов кода .операции 84.1 и логических условий

84.2 группы входов кода операций блока 6, входы 85. 1-85.4 и первого четвертого разрядов соответственно группы управляющих входов блока 6, группу 86 выходов регистра 8 1, группы 87.1-87.4 выходов блока 80, пер50 вый 88 ° 1 и второй 88 .2 входы разрядов группы синхровходов блока 6.

Блок 7 контроля на четность (фиг. 6) содержит первый 89, второй

90 и третий 91 сумматоры по модулю два, первую 92.1, вторую 92.2 и третью 92.3 группы разрядов группы входов блика 7, выходы 93. 1-93.3 пералого-третt.åго разрядов соотнс тствеино группы выходов блока 7.

Блок Я останова (фиг. 7) сс держит элемент И 94, коммуTrlT()p 95, первый

96 и второй 97 элементы И:!И, входы

98.1 и 98.2 разрядов группь разрешающих входов блока 8.

Блок 9 задания режима (фиг. 8) содержит триггер 99 пуска, г енератор

100 импульсов, элемент HF. 101, элементы (кнопки) 102. 1, 102. 2 и 103105 коммутации, выходы 106 ° 1 и 106.2 разрядов группы 40 выходов блока 9.

Блок 10 управления синхронизацией (фиг. 9) содержит первый 107, второй

108, третий 109, четвертый 110, пятьп! 111, шестой 112 и седьмой !13 триггеры, коммутатор 11«, первый 115> второй 116, третий 117 и чствертьп!

118 элементы И, элемент И П! 119 и элемент 120 задержки, входы 1 1.! и 12 1.2 разрядов группы разрешающих входов блока 10, входы 122.1 и 122.2 разрядов группы синхровходов блока 10.

Распределитель 11 тактовых импульсов (Фиг. 10) содержит регистр 123, преобразователь 124 кодов, коммутатор !

25 и дешифратор 126, выход 127 десятого разряда группы 47 выходов распределителя 11.

Блок 12 пуска (фиг. 11) содержит первьп1 128 и второй 129 триггеры, первый элемент И 130, элемент ИЛИ

131, второй элемент И 132, входы

133.1 †1.2 разрядов группы синхровходов блока 12.

Мультиплексор 83 адреса (фиг. 12) содержит триггер 134, дешифратор 135, шифратор 136, первый 137, второй 138 и третий 139 блоки элементов И, элементы И 140, и ИЛИ 141 и блок 142 элементов ИЛИ °

Канал !(2) предназначен для управления, контроля и восстановления работоспособности соответствующего процессора вычислительной системы.

Каналы 1 и 2 имеют идентичную структуру.

Устройство предназначено для исправления одиночных сбоев в работе процессора, а также для органиэации выхода на микропрограмму обработки ошибок в случае отказа процессора, т.е. невосстановления его после повторного выполнения сбойной микрокоманды.

В случае одиночного сбоя организуется повторение микрокоманды и в

5 13979 случае исчезнонения сбоя продолжается выполнение микропрограммы.

Сбои, которые не могут быть ликвидированы путем повторения микроко5 манды, фиксируются как сигналы ошибки в триггерах блока 4 фиксации сбоев.

Блок 3 сравнения данных предназначен для сравнения кодов данных, по- 10 ступаюших на входы 20 и 21 блока 3 от процессора одноименного и соседнего каналов соответственно.

Сравнение осуществляется н конце выполнения каждой микрокоманды при 15 поступлении сигнала на вход 22 блока

3 в случае нормального обмена синхроснгналами сог: асования между обоими

:.,1л;г -;lë. При негравнении данных сво, го н c: ñå.1него каналоч схемой 53 20 выра ба т ынз с те я соответствующий сиг ал, который через элемент И 54 пол гунлет на в Ixojl, 29 для записи в триггер 58 блока

Блок 4 фиксации сбоев предназначен для фикслции причины сбоя и формирования управляющих сигналов в блок

8 османова е группы 24 выходов и в -лок 5 повторения микрокоманд (фиг.4) е груплы 23 выходов. 30

".. рнггепы 55-58 предназначены соотнг:тетненнo для фиксации сбоев в адресе ;икрокоманд, коде микрокоманды на выходе блока памяти микрокоманд, регистра микрокоманд и ошибки данных процессоров каналон. Триггер 59 предназначен для фиксации факта обнаружения сбоя одного из указанных типов.

Входы 64.1-64.3 разрядов группы информационных входов блока 4 предназ-40 начены для поцачи сигналов сбоя в адресе микрокоманды, коде микрокомаиды и регистра микрокоманд соответственно с выходов 93,1-93.3 блока 7 (фиг. 6).

Входы 62.1-62.5 разрядов группы 45 синхровходов (фиг. 3) предназначены для подачи соответственно четвертого, шестого, второго, седьмого и десятого синхроимпульсов с соответствующих выходов дешифратора 126 блока 11

50 (фиг ° 10) °

Информационный вход блока 4 предназначен для подачи сигнала несравнения данных своего и соседнего процессора с выхода 29 блока 3.

Входы 63.1 и 63.2 разрядов группы входов установки предназначены соответственно для подачи сигналов сброса с выходов 78.1 блока 5 и признака тре17 тьего повторения микрокоманды с выхода 78.2 блока 5.

Сброс триггеров 55-57 и 59 осуществляется по сигналу сброса, который формируется либо при нажатии кнопки 104 блока 9 и поступает на вход элемента ИЛИ 72, либо при пятом повторении микрокоманды, или при пропадании сигнала сбоя на выходе элемента

ИЛИ 61 блока 4, поступающего через группу выходов 23 на вход элемента

И 70 блока 5. Сброс триггера 58 происходит по сигналу сброса от кнопки

104 блока 9 (фиг. 8), поступающему через выход блока 9 на нулевой вход триггера 58 блока 4.

Кроме того, триггеры 55-57 устанавливаются н ну, евое состояние по соответствующим синхросигналам с входов 62.1-62.4 в случае снятия сигналов отказа с входов 64.1-64.3 группы информационных входов блока 4.

Триггер 59 срабатывает по седьмому синхроимпульсу с входа 62.4 при наличии признака сбоя на выходе элемента ИЛИ 61.

Если при трехкратном повторении признаки отказов не сняты, то по десятому синхроимпульсу с входа 62.5 при наличии признака третьей микрокоманды с входа 63.2 признаки (код) сбоев с выходов 65.1-65.4 через .группу 60 элементов И передаются на группу 24 выходов блока 4, являющуюся группой входов блока 8 (фиг. 7), в котором формируется код признаков сбоев и обобщенный сигнал сбоя. Код признахон сбоев может интерпретироваться процессором, например, как адрес программы (микропрограммы) диагностики отказов, а сигнал сбоя как сигнал прерывания при отказе.

Таким образом, при одиночных сбоях блок 4 инициирует трехкратное повторение микрокоманды, а в случае постоянного отказа (если за время повторения микрокоманды признаки отказов не сняты) происходит выдача в процессор кода признаков сбоев и сигнала прерывания. При этом процессор может перейти на программу диагностики отказов.

Кроме того, выходы 65,6, 65,3 и 65.4 через группу 23 выходов соединены соответственно с входами 77.177.3 груп*и входов блока 5 повторения микрокоманд.

13979 7

Сигналы с выходов 65,6, 65.3 и 65.4 разрядов используются в блоке

5 в качестве сигналов управления счетным входом (входом сброса) счетчика

66 (фиг. 4) через элемент И 68 (И 70

5 и ИЛИ 72), формирования сигнала повторения микрокоманды элементов ИЛИ 73 и сигналов управления записью в регистр 82 (фиг. 5) микрокоманд через коммутатор 67 блока 5 и считывания информации из блока 80 через коммутатор 74 блока 5 °

Блок 5 повторения микрокоманд предназначен для управления повторением микрокоманд при сбое.

Счетчик 66 предназначен для подсчета числа повторений микрокоманды при сбое и осуществляет счет в унитарном коде, причем номер разряда счетчика 66, в котором записана единица, однозначно соответствует числу повторений микрокоманды в рассматриваемый момент времени. Разряды счетчика принимают единичное значение по- 25 ледовательно, начиная с первого, который подключен к входу элемента

ИЛИ 73.

Коммутатор 67 блока 5 предназначен для формирования строба записи с Зр выхода 79.3 в регистр 82 микрокоманд блока 6 (фиг. 5) .

Элемент И 68 предназначен для формирования счетного импульса на вход

tl II

+1 счетчика 66 в режиме повторения

35 микрокоманд, элементы И 69 и 70 - для формирования сигнала сброса счетчика

66 по окончании режима повторения микрокоманд и в случае устранения сбоя соответственно, элемент И 71 — для 40 формирования строба низкого уровня для блокировки регистра 81 адреса блока 6 (фиг. 5), элемент ИЛИ 72 — для формирования сигнала сброса счетчика 66, элемент И 73 — для формирования строба45 низкого уровня, управляющего режимами работы блока 10 (фиг. 9) управления синхронизацией.

Коммутатор 74 предназначен для формирования импульса разрешения чте- 5

50 ния из блока 80 памяти микрокоманд.

Входы 76 ° 1-76.4 разрядов предназначены для подачи восьмого, девятого, первого и второго тактовых импульсов с выходов 47 блока 11.

Входы 77.1-77.3 разрядов предназначены для подачи сигналов сбоя с выходов 65.6, 65.3 и 65.,4 блока 4 соответственно.

Выходы 78. 1 и 78. 2 разрядов группы

25 выходов блока 5 соединены соответственно с входами 63.1 и 63.2 разрядов группы 25 входов блока 4.

Выходы разрядов 79.1-79.4 соединены соответственно с входами 85.2, 85.1, 85.3 и 85.4 разрядов блока 6.

Блок 6 микропрограммного управления (фиг, 5) предназначен для управления работой процессора данного канала, в состав которого входит устройство.

Блок 80 памяти предназначен для хранения микропрограмм управления работой процессора канала. Считывание из блока 80 разрешается при наличии сигнала с входа 85.2, поступающего с выхода 79.1 блока 5 (фиг. 4). Регистр 81 предназначен для хранения адреса очередной микрокоманды. Запись в регистр 8 1 осуществляется по первому синхроимпульсу, поступающему на вход 47.1 блока 6 с выхода блока

11 (фиг. 10), при наличии разрешающего сигнала с входа 85.1, который поступает с выхода 79.2 блока 5 (фиг. 4).

На группу входов Dl(D2) регистра 81 поступает модифицируемая (немодифицируемая) часть кода адреса очередной микрокоманды. Регистр 82 предназначен для хранения кода операционной части очередной микрокоманды. Запись в этот регистр производится при наличии синхроимпульса с входа 85.3, который поступает с выхода 79.3 блока 5.

Мультиплексор 83 адреса (фиг. 12) предназначен для формирования адреса очередной микрокоманды.

Входы разрядов 88. 1 и 88.2 предназначены для подачи второго и первого тактовых импульсов соответственно.

При подаче сигнала на вход 85.4 блока 6 (фиг. 5) с выхода 79.4 блока 5 мультиплексор 83 формирует на своей группе выходов код адреса первой микрокоманды диагностики отказов.

Сигнал на вход 85.4 поступает при отработке четвертого повторения сбойной микрокоманды. Разряды 84.1 и

84.2 группы 49 входов блока 6 предназначены для подачи кода операции и кода логических условий соответственно.

С вьмодов 87.1-87.4 разрядов блока

80 выдаются коды немодифицируемых модифицируемых разрядов микрокоманды, проверяемых логических условий и опе1397917

10 рационной части микрокоманды соответственно.

Группы 30 и 31 выходов блока 6 предназначены соответственно для выдачи кода операционной части микрокоманд на объект управления (процессор) н объединенного кода адреса, кода с выходов блока 80 и кода с выхода регистра 82.

Выходы 86 и 87.1-87.4 разрядов и групп 30 и 31 выходов блока 6 соединены соответственно с входами 92. 1-92,3 группы входов блока 7 контроля.

Блок 7 контроля (фиг. 6) предназначен для контроля на четность информации, поступающей из блока 6, Сумматоры 89-91 по модулю два (предназначены соответственно для контроля на четность информации ре20 гистра 81 адреса блока 6 (фиг. 5), блока 80 памяти микрокоманд и регистра 82 чикрокоманл. При отсутствии ошибки в соответствующем коде сумматор 89 (90, 91) выдает нулевой выход- 2S ной сигнал.

Выходы 93.1, 93.2 и 93.9 разрядов группы 26 выходов предназначены для выдачи сигналов ошибки на входы разрядов 64.1-64.3 блока 4.

Блок 8 останова (фиг. 7) предназначен для- формирования сигналов останова и прерывания (отказа).

Элемент И 94 предназначен для формирования сигнала останова в режиме настройки, а коммутатор 95 — для фор- 35 мирования сигнала отказа (прерывания) на выходе 35.1 при отказе своего (чужого) канала при асинхронном (синхронном) режиме работы устройства.

Элемент ИЛИ 96 предназначен для формирования сигнала сброса с выхода

36 блока 8, триггеров 107, 108 и 112 блока 10 (фиг. 9) а элемент ИЛИ 97— для формирования с выхода 36 блока 8 сигнала управления коммутатором 114 блока 10.

На группу 24 входов блока 8 поступает код с выходов блока 4 (фиг. 3), содержащий признак троекратного повторения микрокоманды с выхода 65.1 бло- 50 ка 4>признаки причины отказа с выходов 65.2-65.4.

На входы 33, 34 и 47.1 блока 8 поступают соответственно сигналы прерывания (отказа) от соседнего канала, настройки от блока 9,.второго тактового импульса с выходов 47 блока 11 (фиг. 10).

На входы 98. 1 и 98. 2 разрядов группы входов блока 8 поступают сигналы признака синхронной работы и сброса с выходов 106.1 и 106.2 блока 9.

Блок 9 задания режима (фиг ° 8) предназначен для управления режимами функционирования устройства.

Генератор 100 предназначен для выдачи импульсов опорной частоты на выход 39, триггер 99 — для задания режима синхронной работы каналов устройства (в единичном состоянии) с выхода 106.f элемент НЕ 10 1 — для формирования единичного потенциала.

Элементы 102.1 и 102.2 коммутации предназначены для формирования сигнала настройки с выхода 34 блока 9 и сигнала включения генератора 100 соответственно, элементы 103-105 коммутации для формирования сигналов установки триггера 99 в единичное состояние, сброса на выходе 106.2 блока 9 и пуска распределителя 11 с выхода 38 блока 9 соответственно.

Выход 106.1 группы 40 соединен с входом 40.1 блока 12 (фиг. 11) и входом f21.2 блока 10 (фиг. 9), выход

106.2 группы 40 — с входами 32 блоков 4, 5 и,8, входом 121.1 блока 10 и входом 32 блока 11 (фиг. 10) .

Блок 10 управления синхронизацией (фиг. 9) предназначен для координации работы блоков канала, а также каналов устройства между собой.

Триггер 107 предназначен для.фиксации сигнала повторения микрокоманды.

Триггер 108 фиксирует режим синхронного (зависимого) функционирования каналов. Триггер 109 предназначен для управления распределителем 11 (фиг. 10) сигналом с выхода 43.

Триггеры 110 и 111 предназначены для формирования сигналов разрешения сравнения результата выполнения микрокоманды в первом и втором каналах, триггер 1 12 — для формирования сигнала согласования работы каналов, триггер 113 - для формирования на выходе

41 блока 10 сигнала пуска данного канала.

Коммутатор 114 предназначен для формирования на выходе 22 сигнала разрешения сравнения результата выполнения микрокоманды в первом и втором каналах, элемент И 118 — для формирования на выходе 42 сигнала согласования работы каналов.

1I 1397

Каналы синхронизируются по моменту окончания текущей микрокоманды. При этом канал не начинает выттолнение очередной микрокоманды, не получив сигнал согласования от соседнего ка5 нала, который передается с выхода 42 через группу 51 выходов канала и далее через группу 16. 1 (16.2) на группу 50 входов соседнего канала и на вход 45 блока 10 соседнего канала.

Входы 12 1 ° 1 и 12 1.2 предназначены для подачи сигнала признака синхронного режима работы и сигнала сброса соответственно. 15

Входы 122.1 и 122.2 разрядов группы синхровходов предназначены для подачи десятого и девятого тактовых импульсов с группы 47 выходов блока

11, а вход 44 — для подачи сигнала пуска от блока 12 пуска (фиг. 11).

Назначение остальных входов блока

10 пояснено выше.

Распределитель 11 тактовых импульсов (фиг. 10) предназначен для син- 25 хронизации работы блоков канала.

Регистр 123 предназначен для формирования кодов тактовых импульсов.

При подаче сигнала на установочный вход (S 9) регистр 123 устанавлива- З0 ется в состояние 0111.

Преобразователь 124 кодов предназначен для формирования функций обратной связи автомата, состоящего из регистра 123, преобразователя 124 и дешифратора 126. Для кодирования

35 десяти используемых состояний автомата выбран код Грея, т.е. первое состояние имеет код 0001, а десятое код 0101.

Регистр 123 содержит четыре разряда, например, Q I, 0 >, Q и т .

Тогда первое состояние, соответствующее первому тактовому импульсу, имеет код QzQ Я ф .При подаче сигнала

45 на вход 44 распределителя 11 автомат зацикливается на выдаче девятого и десятого тактовых импульсов. Если через D Dz D u Dq обозначить входы триггеров (разрядов) регистра 123

50 то функции возбуждения можно описать следующим образом

= Q Q<% Qsi

55

Dz = QË, (гЯ ъ0л "QzQ Q d ;

D ) = Q1,v Q qvQ zQ gd 4 zQ g 1

04.= QsQiQz QaQi ЯЛуЪв

917 ) 2 где d q< — значение сигнала на входе 44

Декодирование состояшш регистра

123 осуществляется дешифратором 126, который выдает тактовые импульсы на выходы разрядов группы 47 выходов распределителя 11.

С выхода 127 разряда дешифратора

126 выдается десятый тактовый импульс.

Входы 39 и 43 предназначены для подачи соответственно тактовых импульсов опорной частоты и признака синхронной работы каналов.

Блок 12 пуска (фиг. 11) предназначен для управления работой распределителя 11 тактовых импульсов и блока 10 управления синхронизацией.

Триггер 128 предназначен для фиксации сигнала пуска данного канала, поступающего с входа 41, триггер 129 для формирования сигнала останова (торможения) канала на выходе 44 блока 12 пуска.

На входы 40. 1, 48, 36, 133. 1 и

133.2 разрядов поступают соответственно сигналы признака синхронного режима каналов, пуска от соседнего канала {с выхода 41 соседнего канала), сброса (или останова) от блока

8, десятого и девятого тактовых импульсов, Выход 13. 1 (13.2) канала 1(2) предназначен для выдачи сигнала отказа (прерывания) в процессор соответствующего канала, груптта 14.1 (14.2) выходов канала 1(2) — для выдачи тактовых импульсов в процессор соответствующего канала, группа 15. 1(15.2) выходов канала 1(2) — для выдачи в процессор канала кода микроопераций, группа 16 . 1(16.2) цыходов канала 1(2) для выдачи сигналов согласования на входы соседнего канала 2(1), группа 17.1(17.2) входов — для подачи кода операции (микропрограммы), выполняемой каналом 1(2), группа 18(19) входов устройства — для подачи кода данных (результатов вьптолнения текущей микрокоманды) процессом первого (второго) канала °

Мультиплексор 83 адреса (фиг. 12) предназначен для формирования адреса очередной микрокоманды блока 6.

Дешифратор 135 предназначен для управления режимами формирования адреса в соответствии с кодом логических условий, поступающим на входы

87.3. При возбуждении первого выходе дешифратора 135 код модифицируемых

l3

14

1397917

55 разрядов адреса определяется кодом операции с входов 84 ° 1.

При возбуждении второго выхода дешифратора 135 шифратором 136 формиру5 ется код адреса первой микрокоманды микропрограмм диагностики отказов.

Возбуждение третьего выхода дешифратора 135 предопределяет передачу кода модифицируемых разрядов адреса с вхо- 10 дон 87.2 через блок 138 элементов И без изменения. При возбуждении i-ro выхода разрядов группы выходов дешифратора 135 на соответствующем элементе И 139.i (i e 1, 1)блока 83 осущест- 15 вляется проверка значения соответствующего логического условия с входов

84.2.

В режиме повторения микрокоманд при пятом повторении сбойной микрокомаиды по сигналу с входа 85.4 триггер 134 устанавливается в единичное состояние, закрывая дешифратор 125, Сигнал с единичного выхода триггера

134 через элемент ИЛИ 141 возбуждает 25 шифратор 136, который формирует код адреса первой микрокоманды микропрогPBMMb! ДпаГНОСтИКИ ОтКаЗОВ, КОТОРЫЙ по очередному первому тактовому импульсу с входа 88.2 группы 47 запи- gp сывается в регистр 81 адреса.

Далее по второму тактовому импульсу с в .ода 88.1 срабатывает элемент

И 140, выходной сигнал которого устанавливает триггер 134 в нулевое состояние, При этом открывается дешифратор 135.

Основными режимами функционирования устройства являются реализация последовательности микрокоманд и режим повторения микрокоманд в случае обнаружения сбоя.

В режиме реализации последовательности микрокоманд без сбоев устройство работает следующим образом.

B исходном состоянии все элементы памяти находятся в нулевом состоянии (входы начальной установки не показаны). Код операции, реализуемой устройством, поступает от процессоров каналов на соответствующие входы 17.1 и 17.2 каналов устройства.

В исходном состоянии блока 6 микропрограммного управления на. выходах

87.1, 87.2 и 87.4 присутствуют нулевые сигналы, а с группы 87.3 выходов блока 80 (фиг. 5) выдается код Х „ который в соответствии с логической функцией мультиплексора 83 предопределяет передачу кода операции на груп пу D входов регистра 81 в качестве адреса первой микрокоманды микропрограммы, реализуемой устройством по данному коду операции.

Работа устройства начинается при включении распределителя 11 тактовых импульсов. При этом предварительно задается режим работы каналов: синхроный или BcHHxpoHHbIH В синхронном (асинхронном) режиме триггер 99 блока 9 (фиг. 8) устанавливается в единичное (нулевое) состояние при замыкании (размыкании) элемента 103.

Далее с блока 9 элементом 104 коммутации формируется на выходе 106.2 блока 9 сигнал сброса, который поступает на вход 32 блока 11 (фиг. 10) и устанавливает регистр 123 в состояние формирования на соответствующем выходе дешифратора 126 девятого тактового импульса.

Кроме того, сигнал сброса с выхода

106.2 блока 9 поступает на вход 32 блока 8, в котором через элементы

ИЛИ 96 и 97 на выходах 36 и 37 соответственно формируются установочные сигналы.

Сигнал с выхода 36 блока 8 (фиг. 7) поступает на управляющий вход коммутатора 114 блока 10 (фиг. 9), и кроме того, через элемент ИПИ 132 по девятому тактовому импульсу осуществляет установку триггера 129 блока 12 в нулевое состояние. Сигналом с выхода

37 производится установка в нулевое состояние триггеров 107, 108 и 112 блока 10, а также по сигналу с единичного выхода триггера 107 .через элемент ИЛИ 119 триггер 109 также устанавливается в нулевое состояние.

Потенциал с нулевого выхода 44 триггера 129 блока 12 поступает на управляющий вход 44 преобразователя

124 блока 11, который управляет зацикливанием распределителя 11 на выдаче девятого и десятого тактовых импульсов. Кроме того, сигнал с выхода 44 блока 12 (фиг. 11) поступает на С-вход триггера 113 блока 10, который устанавливается в нулевое состояние.

Далее замыкается элемент 102.2 коммутации блока 9 (фиг. 8) и включается генератор 100, который начинает формировать на выходе 39 блока

9 тактовые импульсы опорной частоты, поступающие на вход 39 распределите15

13979!7

В силу независимости и разброса параметров один из каналов может выдать микрокроманду быстрее, чем соседний канал. Тогда опережающий канал зацикливается на выдаче десятого тактового импульса до момента завершения выполнения микрокоманды соседним каналом. При этом в момент завершения выдачи микрокоманды отстающим каналом в обоих каналах формируется стробирующий сигнал на выходе 22 блока !О (фиг. 9), по которому в блоке 3 осуществляется сравнение данных своего и соседнего каналов °

В случае неравенства результатов блоком 3 на выходе 29 элемента И 54 формируется сигнал ошибки, поступающий в блок 4 и устанавливающий триггер 58 в единичное состояние.

В случае обнаружения ошибки при

pbIfToëíåHHè микрокоманды и фиксации их в триггерах 55-57 блока 4 устройство переходит в режим повторения микрокоманд, а в противном случае функционируеч как описано выше.

Каналы могут вводиться в синхронный режим сразу же при включении либо в процессе функционирования ° При этом аналогично описанному выше каждый из каналов зацикливается на выдаче десятого тактового импульса при переводе триггера 99 блока 9 в обоих каналах в единичное состояние до момента согласования при авершении( текущей микрокоманды. После ввода каналов в синхрониэм дальнейшее выполнение микрокоманд в синхронном режиме происходит следующим образом.

В опережающем канале происходит по девятому тактовому импульсу с входа

1?2.2 установка в единичное состояние триггера 108 блока 10, Сигналом с единичного выхода триггера 108 устанавливается в единичное состояние триггер 109, потенциал с единичного выхода 43 которого поступает на одноименный вход распределителя 11, и при выдаче десятого тактового импульса с выхода 127 коммутатор 125 подает на

С-вход регистра нулевой сигнал, останавливающий распределитель 11 в состоянии выдачи десятого тактового импульса.

Кроме того, по десятому тактовому импульсу с входа 122.1 блока 10 при отсутствии сигнала повторения микрокоманды с входа 46 блока 10 единичный сигнал с выхода элемента И 117 записы . ля 11. Происходит снятие сигнала сброса с выхода 106.2 (32) блока 9 при размыкании элемента 104 коммутации. При этом распределитель 11 за5 мыкается на выдаче девятого-десятого тактового импульса.

После этого кнопкой 105 блока 9 на выходе 38 формируется сигнал пуска распределителя. Этот сигнал с вы- !ð хода 38 блока 9 поступает на единичный вход триггера 113 блока 10 (фиг.9) и на вход коммутатора 114 блока 10.

Триггер 113 устанавливается в единичное состояние и формирует сигнал на выходе 4 1 блока 10. Кроме того, при снятии сигнала сброса с выхода 106.2 блока 9 снимаются сигналы с выходов 36 и 37 блока 8 (фиг. 7). Триггер 113 блока 10 (фиг.9} и триггеры 128 и 129 блока 12 (фиг.11) устанавливаются в единичное состояние, в результате чего снимается сигнал с выхода 44 блока 12 (фиг. 1) и распределитель 11 переходит к выработке периодической 25 последовательности из десяти тактовых импульсов.

Последовательность тактовых импульсов в асинхронном режиме при нулевом состоянии триггера 99 блока 9 выраба- 3р тывается непрерывно до тех пор, пока на входе 36 блока 12 пуска (фиг. 11) не появится сигнал останова, сформированный на выходе элемента ИЛИ 97 блока 8 останова. В этом случае рас35 пределитель 11 снова зацикливается на выдаче девятого десятого тактового импульса, так как по девятому тактовому импульсу элемент И 132 блока 12 вырабатывает сигнал сброса триггера 129.

4Р

В асинхронном режиме каналы функционируют независимо друг от друга.

В синхронном режиме установка триггера 129 блока 12 (фиг. 11) в единич45 ное состояние возможна с приходом очередного десятого тактового импульса с входа 133.1 группы 47 только при срабатывании элемента ИЛИ 31 который в синхронном режиме (при единичном потенциале на входе 40.1 (вы50 ходе 106. 1 блока 9) возбуждается только с приходом сигнала с входа

48 блока 12. Сигнал на вход 48 поступает с выхода 4 1 блока 10 соседнего канала.

В синхронном режиме согласование каналов осуществляется следующим образом.

17 13979 вается в триггер 112. В результате этого на выходе элемента И 118 формируется сигнал согласования каналов, который с выхода 42 данного канала через группу 51 выходов поступает на

5 вход 45 блока 10 соседнего канала.

Одновременно сигналом с единичного выхода триггера 112 триггер 110 блока

10 устанавливается в единичное состояние.

После прихода сигнала согласования от соседнего канала на вход 45 блока

10 триггер 111 также устанавливается в единичное состояние, в результате чего срабатывает элемент И 116, сигнал с выхода которого поступает на

С-вход триггера 107 и вход коммутатора 114. При этом триггер 107 устанавливается в единичное состояние, а 20 коммутатср 114 на выходе 22 формирует сигнал согласования каналов. Триггер

109 также устанавливается в нулевое состояние, при этом на С-входе регистра 123 блока I выходом элемента 125 25 формируется положительный импульс, который приводит к выработке блоком

11 опережающего канала следующей серии из десяти тактовых импульсов.

Далее срабатывает элемент 120 задержки, устанавливающий триггер 110 и 111 в нулевое состояние. Задержка выбирается достаточной для срабатывания триггера 107 и выдачи сигнала разрешения сравнения данных обоих

35 каналов с выхода 22. В отстающем канале в рассматриваемом случае по девятому тактовому импульсу с входа

122.2 блока 10 устанавливается в единичное состояние триггер 108, сигнал с единичного вьиода которого устанавливает триггер 109 также в единичное с остояние.

По десятому тактовому импульсу с входа 122.1 группы 47 блока 10 уста45 навливается в единичное состоянге триггер 112. В результате этого срабатывает элемент И 118, с выхода 42 которого выдается сигнал согласования каналов, поступающий на вход 45 блока

10 соседнего канала. После этого в отстающем канале аналогично расмотренному для опережающего канала формируется строб с выхода 22, устанавливаются в единичное состояние триггер 107 и в нулевое триггер 109 °

После этого рассматриваемый канал переходит к выполнению очередной микрокоманды. При этом запись адреса

17 18 очередной микрокоманды в регистр 81 адреса блока 6 осуществляется по первому тактовому импульсу со входа 47.1 блока 6. По этому же импульсу происходит запись в регистр 82 кода операционной части микрокоманды, который с группы 30 выходов выдается на выходы 15 1 (15.2) канала для передачи на элементы и узлы соответствующего процессооа.

Запись в регистры 81 и 82 производится при наличии разрешающих сигналов с входов 85.1 и 85.3 блока

6 соответственно. Считывание кода микрокоманды из блока 80 памяти (на внутренний выходной регистр блока

80) осуществляется по сигналу с входа 85.2, вырабатываемому коммутатором

74 на выходе 79.1 блока 5 при наличии второго тактового импульса с входа

76.4 или сигнала сброса с входа 32 и отсутствии сигнала ошибки с входа

77.3 блока .5 (выхода 65,4 блока 4).

В процессе выдачи микрокоманд уст ройством производится контроль совпадения данных в первом 1 и втором 2 каналах блоком 3, а также контроль блоком 7 на четность информации, вырабатываемой блоком 6. При этом в случае несовпадения информации в каналах блоком 3 на выходе 29 формируется сигнал сбоя, который поступает на одноименный вход блока 4.

Если произошла ошибка блока 80 памяти по информации, т.е. сбой четности при считывании из блока 80 и записи в его внутренний выходной регистр, то сигнал сбоя с выхода 93.2 блока 90 по девятому тактовому импульсу предыдущей последовательности из десяти синхроимпульсов устанавливает триггер 56 блока 4 в единичное состояние. При этом сигнал с выхода 65,3 блока 4 поступает на вход 77.2 элемента ИЛИ 73 блока 5.

При наличии сигналов на входах

75 и 77.2 элемент ИЛИ 73 формирует на выходе 46 сигнал повторения микрокоманды низкого уровня. Кроме того одновременно элементом И 71 на выходе 79 ° 2 формируется сигнал блокировки, поступающий на вход 85.1 регистра 81 блока 6 (фиг. 5) и запрещающий изменение состояния регистра

81 адреса блока 6 в течение четырех последующих повторений микрокоманды.

Сигнал повторения микрокоманды с выхода 46 блока 5 (фиг. 4) посту19 t 397 пает на вход элемента И 115 блока 10, который срабатывает и по десятому тактовому импульсу устанавливает триг" гер 107 блока 10 в единичное состояние. Кроме того, сигнал повторения

5 микрокоманды поступает на вход элемента И 117, который устанавливает триггер 112 блока 10 (фиг. 9) в нулевое состояние.

Сигналом с единичного выхода триггера 107 через элемент ИЛИ 119 триггер 109 устанавливается в нулевое состояние по R-входу, снимая тем самым сигнал с выхода 43 блока 10.

Вследствие этого триггер 112 находится в нулевом состоянии, выход 42 элемента И 118 не возбужден и на вход

45 блока 10 соседнего канала сигнал согласования не поступает, что приво- 2р дит к тому, что соседний канал зацикливается на десятом тактовом импульсе в ожидании завершения повторения микрокоманды в соседнем канале.

Микрокоманда может повторяться до 25 трех раз, при этом переход в нормальный режим функционирования возможен при устранении сбоя, т.е. установке соответствующего триггера 55-57 блока 4 (фиг. 3) в нулевое состояние. 30

При устранении сбоя в процессе повторения микрокоманды снимается выходной сигнал с выхода 65,6 блока 4, поступающий на вход 77. 1 блока 5 (фиг. 4). При этом открывается эле35 мент И 70, срабатывающий по очередному восьмому тактовому импульсу с входа 76. 1 группы 47 входов блока 5.

Выходной сигнал элемента И 70 через элемент ИЛИ 72 устанавливает счетчик 4<

66 в нулевое состояние, что приводит к снятию указанных выше сигналов . с выходов блока 5. Кроме того, сигнал с выхода 78.1 элемента ИЛИ 72 поступает на вход 63.1 блока 4 (фиг ° 3), 45 где происходит установка в нулевое состояние триггеров 55-57 и 59.

При снятии сигнала повторения микрокоманды с выхода 46 блока 5 (фиг. 4) по очередному десятому синхроимпульсу с входа 122.1 триггер

112 блока 10 (фиг ° 9) устанавливается в единичное состояние. В результате этого срабатывает элемент.И 118, формирующий на выходе 42 сигнал сог,ласования каналов.

Получив этот сигнал на вход 45 блока 10, соседний канал устройства выходит из состояния ожидания и начи917 20 нает функционировать, как было описано выше °

Кроме того, в канале, повторяющем микрокоманду, сигналом с единичного выхода триггера 112 блока 10 производится установка в единичное состояние триггера 110. Поскольку триггер

111 установлен в единичное состояние ранее сигналом согласования с входа

45 от соседнего (исправного) канала, то элемент И 116 срабатывает и своим выходным сигналом устанавливает в единичное состояние триггер 107, а через элемент 120 задержки устанавливает в нулевое состояние триггеры 109111. После этого канал переходит к выполнению следующей микрокоманды.

Если при первом повторении микрокоманды сбой не устраняется, т.е. на выходе 65.5 (фиг. 3} (входе 77 ° 1, фиг. 4) присутствует сигнал, то airaлогично описанному выше при каждом очередном повторении команды по восьмому тактовому импульсу со входа

76. 1 группы 47 входов блока 7 (фиг. 5) срабатывает элемент И 68, выходной сигнал которого приводит к появлению единичного сигнала на выходе следующего разряда счетчика 66 и установке в нулевое состояние предыдущего разряда. При третьем повторении микрокоманды устанавливается в единичное состояние третий разряд счетчика 66, формирующий единичный потенциал на выходе 78.2 блока 5, сигнал с которого поступает на вход

63.2 блока 4 (фиг. 3).

Этот сигнал поступает на управляющий (V} вход триггера 59, который по очередному седьмому тактовому импульсу с входа 62.4 блока 4 устанавливается в единичное состояние, если до рассматриваемого момента времени хотя бы один из триггеров

55-57 находится в единичном состоянии.

Далее по очередному десятому тактовому импульсу с входа 62.5 группы

47 входов блока 4 срабатывает блок

60 элементов И, с выходов 24 которого в блок 8 (фиг. 7) подается кор признаков отказов. Блок 8 выдает на выходе

35 сигнал, который через выход 13.1 (13.2) поступает в процессор соответ ствукщего канала и может восприниматься, например, как сигнал прерываHHR °

21

13979

Далее по очередному восьмому синхроимпульсу с входа 76.1 блока 5 (фиг. 4) четвертого повторения микрокоманды в единичное состояние уста5 навлнвается четвертый разряд счетчика 66. В результате этого снимается сигнал с выхода 79.2 элемента И 71, который блокирует по входу 85.1 блока 6 (фнг ° 5) запись в регистр 81 10 адреса микрокоманд.

Одновременно при установке в единичное состояние четвертого разряда регистра 66 (фиг. 4) срабатывает формирователь 75, который формирует импульс на выходе 79.4 блока 5, устанавливающий по входу 85.4 блока 6 (фиг. 5) триггер 134 блока 23 в единичное состояние (фнг. 12).

Сигнал с единичного выхода тригге- 20 ра 134 через элемент ИЛИ 141 поступает на вход шифратора 136, который через блок 142 элементов ИЛИ на группе выходов мультиплексора 83 формирует адрес первой микрокоманды микропро- 25 граммы диагностики отказов.

Далее по очередному первому тактовому импульсу с входа 88.2 блока 6 происходит запись в регистр 81 адреса первой микрокоманды микропрограммы диагностики. По очередному следующему второму тактовому импульсу со входа

88.1 блока 6 (фиг. 5) и входа 76.4. блока 5 (фиг. 4) триггер 134 устанавливается в нулевое состояние и выдается сигнал чтения из блока 80 с выхода 79. 1 блока 5, поступающий на вход 85.2 блока 6 (фиг. 5).

После этого устройство переходит к выполнению микропрограммы диагностики, микрокоманды которой выполняются аналогично описанному. Выключение устройства осуществляется раэмыканием элемента 102.2 коммутации (фиг. 8), вследствие чего генератор 100 прекра- 4 щает подачу импульсов опорной частоты.

Формула изобретения

1.Двухканальное устройство для контроля и восстановления процессорных систем, содершащее первый канап, включаниций блок микропрограммного управления, блок контроля на четкость, блок останова, блок задания режима, распределитель тактовых импульсов, блок пуска, причем первая группа выходов блока микропрограммного управ17 22 ления является группой выходов кода микроопераций первого канала, вторая группа выходов блока микропрограммно" го управления соединена с группой входов блока контроля на четность, группа входов кода операций первого канала соединена с группой входов кода операций блока микропрограммного управления, выход разрешения блока задания режима соединен с разрешающим входом блока останова, первый выход которого соединен с входом останова блока пуска, выход первого разряда группы выходов задания рекима блока задания решима соединен с входом сброса распределителя тактовых импульсов, группа выходов которого соединена с группами синхровходов блока микропрограммного управления, блока пуска и является группой синхровходов первого канала, выход блока пуска соединен с разрешакицим входом распределителя тактовых импульсов, выход задания опорной частоты блока задания режима соединен с входом опорной частоты распределителя тактовых импульсов, выход второго разряда группы выходов задания режима блока задания рекима соединен с первым разрешающим входом блока пуска, группа выходов кода микроопераций первого канала является первой группой информационных выходов устройства, группа синхровыходов первого канала является первой группой синхровыходов устройства, группа входов кода операций первого канала является первой группой управляющих входов устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля и расширения области применения за счет возможности использования в двухканальной вычислительной системе, устройство содержит второй канал и в каздый канал дополнительно введены блок сравнения данных, блок фиксации сбоев, блок повторения микрокоманд и блок управления синхронизацией, первый и второй выходы которого являются соответственно выходами первого и второго разрядов группы выходов согласования казщого канала, первый, третий и четвертый выходы блока управления синхронизацией соединены соответственно. с информационным входом блока пуска, входом синхронизации блока сравнения данных и входом синхронизации распределителя

1397917

24 тактовых импульсов, группа выходов которого соединена с группами синхровходов блока управления синхронизацией блока фиксации сбоев и блока по1

5 вторения микрокоманд, выход которого и первая и вторая группы выходов соецинены соответственно с первым разрешающим входом блока управления синхронизацией, группой управляющих входов микропрограммного управления и группой входов сброса блока фиксации сбоев, первая и вторая группы выходов которого соединены соответственно с группой информационных входов блока повторения микрокоманд и группой информационных входов блока останова, вторая группа выходов блока фиксации сбоев образует выходы разрядов группы выходов согласования каждого канала, группа выходов блока контроля на четность соединена с группой информационных входов блока фиксации сбоев, выход блока сравнения данных соединен с информационным входом блока фиксации сбоев, выход первого разряда группы выходов распределителя тактовых импульсов соединен с синхровходом блока останова, второй выход которого является выходом отказа каждого канала, первый и третий выходы блока останова соединены соответственно с вторым разрешающим входом и входом сброса блока управления синхропизацией, выход пуска блока задания режима соединен с входом признака пуска блока управления синхронизацией, выход первого разряда группы выходов задания режима блока задания соединен с входами сброса блока фиксап »и 4О сбоев и блока повторения микрокоманд, первая и вторая группы входов данных .каждого канала соединены соответственно с первой и второй группами информационных входов блока сравнения 45 данных, входы первого, второго, третьего разрядов группы входов согласования каждого канала соединены соответственно с информационным входом блока останова, входом признака согласования блока управления синхронизацией и вторым разрешающим входом блока пуска, группа выходов задания режима блока задания режима соединена с группами разрешающих входов блоков останова и управления синхронизацией, выход блока пуска соединен с третьим разрейающим входом блока управления синхронизацией, выходы отказа первого и второг о каналов являн тся первым и вторым выходами отка за устройства соответственно, группа выходов согласования первого (второго) канала соединена с группой входов соглагования второго (первого) канала, группа выходов кода микроопераций и группа синхров»»ходов второго канала являются соответственно группой г»нформационных и второй группой синхровыходов устройства, первая (вторая» группа информационных входов устройства соединена с первой (второй) группой Вхо дов данных первого канала и второй (первой) группой входов данных второго канала, вторая группа управляющих входов устройства "..cåq»II»åнл с группой входов кеда операп".и второго канала, причем блок фиксац <г» сбоеч содержит с первого ло пят -»г» тригг.",",и, группу элементов И и эдеме т ИГП, информационные входь» с пь рвого по третий триггеров образуют информационную группу входов блока ф.»г;сац»»»» сбоев, S- R-входь» четверт-г, трг»ггера являются соответственно информационным входом и вхог»ом сброса блока ф»»к сации сбоев, синхров .nz»I с г»срвс го по третий триггеров, с»»»ьpoвхnгг пятого триггера и первые входы элементов

И группы образуют группу сивхровходов блока фикса»гин сбоев, вх »bI сб; оса с первого по третий триггеров и пятого триггера, первый вход элемента ИЛИ и вторые входы элементов И группы образуют группу входов сбрс— са блока фиксации сбоев, выходы элемента ИЛИ, второго и третьего триггеров образуют первую группу выходов блока фиксации сбоев, выходы первого второго, третьего и пятого триггеров соединены с третьими входами соответственно первого, второго, третьего и четвертого элементов И группы, выходы которых и выход четвертого триггера образуют вторую группу выходов блока фиксации сбоев, выходы с первого по третий триггеров соединены соответственно с второго по четвертый входами элемента ИЛИ, выход которого соединен с информационным входом пятого триггера, причем блок повторения микрокоманд содержит счетчик, первый и второй-коммутаторы,с первого по четвертый элементы И, первый H второй элементы ИЛИ и формирователь импульсов, выходы первого, второго и третьего элементов И соединены соот25

13979 ветственно со счетным входом счетчика, с первым и вторым входами первого элемента ИЛИ, выход которого соединен с входом сброса счетчика пер1

5 нь е нходы первого и второго элементов

И, прямой вход третьего элемента И, управляющий вход перво о коммутатора и перньп, информационный вход второго коммутатора образуют группу синхронходов блока повторения микрокоманд, вход сброса которого подключен к третьему входу первого элемента ИЛИ и второму информационному входу второго коммутатора, второй вход первого элемента И, инверсный вход третьегп элемента И, первый вход второго элемента ИЛИ, управляющий вход второго оммутатора и первый информационный нх д .-.< Рного каммугатора образуют

20 группу информационных входов блока ггов г -;рения микрокоманд, инверсный ньг г ц второго элемента ИЛИ соединен с BT;)pr: информационным входом первого коммутатора, инверсным входом чет- 25 нертого элемента И и является выходом блока повторения микрокоманд, выход первого разряда счетчика соединен с вторым входом второго элемента HJIH э;вход первого элемента ИЛИ и выход второго разряда счетчика образуют вторую группу выходов блока повторения микрокоманд, выходы формирователя импульсов, первого и второго коммутаторов и инверсный выход четверто35

ro элемента И образуют первую группу ныходон блока повторения микрокоманд, прямой и инверсный выходы третьего разряда и выход четвертого разряда счетчика соединены соответственно с входом формирователя импульсов, прямым входом четвертого элемента И и вторым входом второго элемента И.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок упРав- 45 ления синхронизацией в каждом канале содержит с первого по седьмой триггеры, коммутатор, с первого по четвертый элементы И, элемент ИЛИ и элемент задержки, причем вход сброса блока

50 управления синхронизацией подключен к R-входам первого и второго триггеров, выход первого триггера соединен с первым входом элемента ИЛИ, выход которого соединен с .R-входом третьего триггера, выход которого является

17 26 четвертым вихоцом блока управления синхронизацией, выход первого элемента И соединен с S-входом первого триггера, выход второго элемента И соединен с С-входом первого триггера, с первым информационным входом коммутатора и через элемент задержки с R-входами четвертого и пятого триггеров, выходы четвертого и пятого триггеров соединены соответственно с первым и вторым входами второго элемента И, прямой вход первого элемента И, С-вход шестого триггера и С-нход второго триггера образуют группу синхровходов блока управления синхронизацией, вход сброса которого подключен к R-входу шестого триггера, первый разрешающий вход блока управления синхронизацией подключен к инверсному входу первого элемента И и первому входу третьего элемента И, D-вход второго триггера, первый управляющий вход коммутатора, второй вход третьего элемента И, второй вход элемента

ИЛИ и R-вход седьмого триггера образуют группу разрешающих входов блока управления синхронизацией, вход призкака пуска которого подключен к S-нходу седьмого триггера и второму информационному входу коммутатора, второй управляющий вход которого является вторым разрешающим входом блока управления синхронизацией, третий разрешающий вход которого подключен к

С-входу седьмого триггера, D-вход перного триггера, D-вход третьего триггера, D-входы четвертого и пятого триггеров и D-вход седьмого триггера подключены к шине нулевого потенциала, выход третьего элемента И соединен с

D-входом шестого триггера, выход которого соединен с С-входом четвертого триггера и первым входом четвертого элемента И, выход которого является вторым выходом блока управления синхронизацией, выход седьмого триггера соединен с вторым входом четвертого ! элемента И и является первым выходом блока управления синхронизацией, третий выход которого подключен к выходу коммутатора, вход признака согласования блока управления синхронизацией подключен к С-входу пятого триггера, выход второго триггера соединен с

С-входом третьего триггера.

1397917

22

1397917

1397917

Уиг.b

1397917

Риг,8

31

1397917

Фиг.fl

13979!7

1397917

62.!

Состояние ториоженип

° каиаж

Риг. О

Редактор П. Гереши.

Заказ 2272/48

Тираа 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Ф1,Ю

472, 7И

ЩО1

7И

127. Р, 7И

1УХ2, 62.2

623

122. 1

1О.1

Составитель Д.Ванкщин

Техред М.Ходанич Корректор В.Гирняк