Устройство для контроля

 

Изобретение относится к вычислительной технике и предназначено для контроля Обмена информацией между управляющим и операционным автоматами . Целью Изобретения является повышение достоверности контроля. Устройство содержит триггер управления 1, триггер блокировки 2, счетчик 3,пять элементов ИЛИ 6, 7, 8, 9, 25/ два элемента задержки 10, 11, два элемента И 4,5, три регистра 12, 13, 26, три блока памяти 14, 15, 27, две . группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 17, 28, две группы элементов И 16, 29. Сущность изобретения заключается в создании устройства для контроля с высокой достоверностью путем контроля инвариантной относительно управляющего воздействия информации, формируемой операционным автоматом в ответ на данное воздействие. 2 ил. г (Л

Ь

СОЮЗ СО8ЕТСНИХ

СОЫИАЛИСТ ИЧЕСНИХ

Я РЕСПУБЛИН

09) (11) (51) 4 G 06 Е ll/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 1315983 (21) 4149959/24-24 (22) 20.11.86 (46) 15.05.88. Вюл. 11 - 18 (71) Ленинградский электротехнический институт им. В,И. Ульянова (Ленина) (72) А.А. Валов, Л.М. Виткин и И.В. Герасимов (53) 681.3 (088.8) (56) Авторское свидетельство СССР

Ф 1315983, кл. G 06 Р 11/26, 1986. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ (57) Изобретение относится к вычислительной технике и предназначено для контроля обмена информацией между управляющим и операционным автоматаии. Целью изобретения является повыщение достоверности контроля. Устройство содерлжт триггер управления 1, триггер блокировки 2, счетчик З,пять элементов ИЛИ 6, 7, 8, 9, 25, два элемента задержки 10, 11, два элемента И 4,5, три регистра 12, 13, 26, три блока памяти 14, 15, 27, две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 17, 28, цве iруппы элементов И 16, 29.

Сущность изобретения заключается в создании устройства для контроля с высокой достоверностью путем контроля инвариантной относительно управляющего воздействия информации, формируемой операционным автоматом в от. вет на данное воздействие. 2 ил.

1396145

Изобретение относится к вычисли" тельной технике и может быть использовано для контроля обмена информацией между управляющим и операционным автоматами или между источником информации и устройствами обработки.

Целью изобретения является повышение достоверности контроля.

На чертеже приведена структурная схема предлагаемого устройства.

Устройство содержит триггер 1, :управления, триггер 2 блокировки, : счетчик 3, первый и второй элементы И 4 и 5, первый, второй, третий и четвертый элементы ИЛИ 6-9, первый: и второй элементь:- 10 и 11 задержки, первый и второй регистры 12 и 13, первый и второй блоки 15 и 14 памя-. ти, первую группу из ш+и элементов И

l6.1-16,тп+и (r. — число p,àýðÿäoâ счетчика; m — разрядность вектора логи . ческих условий), первую группу иэ

IIH Q элементов ИС <ЛЮЧЯОЩЕЕ ИЛИ 17е117.m+n, выход 18 ошибки устройства, выход 19 сигнала превышения заданного интервала времени контроля устройства, вход 20 синхроимпульсов устройства, вход 21 запуска устройства, вход 22 сброса устройства, группу входов 23 кода управляющих сигналов устройства, группу входов 24 логических условий устройства, пятый ,,элемент ИЛИ 25, третий регистр 26, третий блок 27 памяти, вторую груп-. пу из m элементов ИСКЛЮЧАКЩЕЕ ИЛИ

28.1-28.m вторую группу из m элементов И 29.1-29.m„ вход "Ввод" 30 устройства и вход 31 разрешения устройства.

Устройство работает следующим сбразом.

В исходном состоянии кратковременным сигналом сброса с входа 22 устройства триггер 1 управления и трилгер 2 блокировки устанавливаются в единичное состояние, а счетчик 3 и регистры 12, 13 и: 26 — в нулевое.

Элемент И5 закрыт сигналом с инверсного выхода триггера 2 блокировки для прохождения через него синхроимпульсов с входа 20 устройст". ва на счетный вход счетчика 3.

На адресном входе блока 27 памяти и на младших-адресных входах блока 14 памяти присутствуют логические нули, на старшем адресном входе блока 14 памяти — логическая единица.

11ри такой адресации блоков 27 и 14

25 Щ

55 памяти на выходах этих блоков форми руются нулевые коды. В результате на всех входах элемента ИЛИ 9 присутствуют логические нули и сигнал ошибки на выходе 18 устройства не вырабатывается.

При поступлении из управляющего автомата по входу 21 сигнала запуска, сопровождаемого стробирующим сиг" налом по входу 31 устройства, выполняются следующие действия:

a) триггер 1 управления переводится в нулевое состояние, при этом осуществляется запись в регистр 12 кода управляющих сигналов, в регистр

26 записывается содержимое регист-: ра 13; б) через первый и второй элементы

ИЛИ б и 7 сигнал запуска поступает на S-вход триггера 2 блокировки и устанавливает его в единичное состояние. Элемент И5 закрывается для прохождения синхроимпульсов на счетчик 3 ° в) через время, определяемое элементом 10 задержки и необходимое для срабатывания регистров, для выборки, данных из блоков памяти, для срабатывания элементов групп ИСКЛЮЧАЮЩЕЕ

ИЛИ, т.е ° тех элементов, на которых производится фиксация и формирование сигнала ошибки, сигнал с выхода элемента 10 задержки через элемент

ИЛИ 8 поступает на вход установки в ноль счетчика 3, обнуляя его.

Через время, определяемое элементом

1l задержки, сигнал с выхода элемента 10 задержки поступает на К-вход триггера 2 блокировки. В результате сигналом с инверсного выхода триггера 2 открывается элемент И5 и синхроимпульсы с входа 20 устройства начинают поступать на счетчик 3.

Через время, заданное для выполнения операции B операционном автомате по сигналу запуска, по входу 24 поступает сигнал ответной реакции— вектор логических условий (ЛУ), сопровождаемый стробирующим сигналом

"Ввод" по входу 30 устройства. При этом сигнал "Ввод" поступает через элемент ИЛИ 25 на S-вход триггера 1 управления, переводя его в единичное состояние. По сигналу с прямого выхода триггера 1 осуществляется запись в регистр 13 значения вектора ЛУ.При этом адрес блоков 14 и 15 памяти содержит в старшем разряде " 1" (сос1396145 тояние прямого выхода триггера 1 управления),а в младших — значение кода управляющих сигналов (КУС), зафиксированного в регистре 12. Зна- . чение КУС является также адресом, блока 27 памяти. По этому адресу в блоке 15 памяти хранится информация о векторе ЛУ, имеющих известные значения для данного КУС, а также код контрольного времени выполнения операции для этого КУС; в блоке 14 памяти — информация о маскировании тех компонент вектора ЛУ и тех разрядов кодов времени, для которых нет 35 априорных знаний их значений; в блоке 27 памяти — информации о маскировании не инвариантных к данному КУС компонентах вектора ЛУ. Далее выполняются действия, отмеченные в пп. 20 б) и в) при поступлении сигнала запуска.

Через время, заданное для выработки управляющим автоматом нового КУС, соответствующего поступившему на 25 него вектору ЛУ, управляющий автомат выдает по входу 23 КУС, сопровождаемый стробирующим сигналрм по входу

31 устройства.

При этом сигналом по входу 31 30 триггер 1 управления переводится в нулевое состояние. Сигналом с его инверсного выхода осуществляется запись КУС в регистр 12 и запись в регистр 26 информации о векторе ЛУ, хранимой в регистре 13. Далее выпол-! няются действия, отмеченные в пп. б), в) при поступлении сигнала запуска. При этом адрес блоков 14 и 35 памяти содержит в старшем разряде . 40

"О" (состояние единичного выхода триггера 1 управления), а в младших — значение КУС. Адрес блока 27 памяти равен КУС. По этим адресам в блоке 15 памяти хранятся постояно ные значения компонент векторов ЛУ, под действием которых может вырабатываться управляющим автоматом данный КУС, а также контрольное время его формирования. В блоке 14 памяти хранится информация о маскировании тех компонент векторов 14 и тех разрядов кодов времени, которые контролю не подлежат, а в блоке 27 памяти — информация о маскировании не ннвариантных к данному КУС компонентах вектора ЛУ.

Через время, заданное для выполнения операций в операционном автомате под действием выработанного КУС, из операционного автомата по входу

24 поступает новый вектор ЛУ, сопровождаемый сигналом "Ввод", и осу— ществляются операции, аналогичные рассмотренным.

Сигнал сброса по входу 22 переводит устройство в исходное состояние.

При исправной работе контролируемых автоматов на первых и (или) вторых входах элементов И 16.116.тп+и и 29.1-29.m первой и второй групп присутствуют логические нули вследствие поразрядного совпадения ожидаемой и реальной информаций или из-за маскирования данных разрядов, поэтому на выходах указанных элементов И, а следовательно, и на выходах элементов ИЛИ 9 и элемента И4 присутствует нулевой сигнал. В результате на выходе 18 ошибки устройства сигнал ошибки не появляется.

Если сбой в работе управляющего или операционного автомата привел к преждевременному формированию или задержке в выработке КУС или вектора ЛУ, то код, снимаемый с выхода счетчика 3, не совпадает с кодом, поступающим из блока 15 памяти, хотя бы в одном разряде, не замаскированном информацией с блока 14 памяти.

На выходе соответствующего элемента

И первой группы элементов И с (m+1)—

ro по (m+n)-й появляется единичный сигнал, который при поступлении единичного сигнала на первый вход элемента И4 поступает на выход 18 ошибки устройства.

Если в результате сбоев или отказов КУС или векторы ЛУ не вырабатываются, то подача синхроимпульсов на счетчик 3 не прекращается. В результате на выходе переполнения счетчика появляется сигнал, поступающий на выход 19 превышения эаданного интервала времени контроля устройства.

Если сбой привел к ложному формиророванию для данного КУС вектора Лу, то появится единичный сигнал на выходе хотя бы одного элемента первой группы элементов И с первого по m-й нз-за несоответствия незамаскированных компонент вектора ЛУ априорно известным значениям (из-за несоответствия между замаскированной бло! 396145

25

Фор мула изобрeт ения

Устройство для контроля по авт. св. !! 1315983, отлич ающее— с я тем, что, с целью повышения

Составитель H. Молчанов

Техред М.Дидык. Корректор Н. Король

Редактор А. Лежнина

Заказ 2496/50 Гираж 704 Г!одписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 ком 14 памяти информацией регистра

13 и информацией с блока 15 памяти); появится единичный сигнал на выходе хотя бы одного элемента второй группы элементов И из-за изменений среди инвариантных относительно данных КУС компонент вектора ЛУ (из-за несоответствия информации регистра

13 информации регистра 26 с учетом маскирования соответствующих р азрядо в и нфор ма пи ей с блок а 2 7 п амя ти .

В обоих случаях эти сигналы вызовут появление единичного сигнала на выходе элемента ИЛИ 9. При разблокировании элемента И 4 сигналом с выхода элемента 10 задержки единичный сигнал поступит на выход !8 устройства, свидетельствуя об ошибке.

Если сбой привел к ложному формированию КУС, то появится единичный сигнал на выходе хотя бы одного из элементов первой группы элементов И с первого по m-й. На выходах элементов второй группы элементов И 29 ° 129.m присутствуют нули, так как в регистрах 12 и 26 находится идентич ная информация. При появлении единич-, ного сигнала на выходе элемента 10 задержки на выходе 18 устройства сформируется сигнал ошибки. достоверности контроля, устройство содержит пятый элемент ИЛИ, третий блок памяти, третий регистр, вторую группу из ш элементов И, вторую группу из m элементов ИСКЛЮЧАЮ!ЦЕЕ

ИЛИ, причем вход ввода устройства соединен с первым входом пятого элемента ИЛИ, второй вход которого соединен с входом сброса устройства, выход пятого элемента ИЛИ соединен с S-входом триггера управления, R-вход которого соединен с входом разрешения устройства, инверсный вы— ход триггера управления соединен с входом синхронизации третьего регистра, информационные входы которого соединены с соответствующими выходами второго регистра, R-вход третьего регистра соединен с входом сброса устройства, разрядные выходы третьего регистра соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, вторые входы которых соединены с группой выходов второго регистра, группа адресных входов третьего блока памяти соединена с группой разрядных выходов первого регистра, информационные выходы третьего блока памяти соединены с первыми входами элементов И второй группя, вторые входы которых соединены с соответствующими выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, выходы элементов И второй группы соединены с соответствующими входами четвертого элемента ИЛИ.