Устройство синхронизации м-последовательности по задержке

 

Изобретение относится к радиотехнике и связи и позволяет уменьшит время вхождения в синхронизм при работе по каналам связи с большой вероятностью ошибок. Устр-во содер

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (39) SU ш (5D 4 Н 04 L 7/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2! ) 4144031/24-09 . (22) 10. 11. 86 . (46) 23.05.88.Бюл. lii 19 (72) И.Д.Горбенко, В.И.Бурый и В.И.Петренко (53) 62!.394.662 (088.8) (56) Авторское свидетельство СССР

:У 1125761, кл. Н 04 Ь 7/02, 1984. (54} УСТРОЙСТВО СИНХРОНИЗАЦИИ И-ПОСЛКДОВАТЕЛЬНОСТИ ПО ЗАДКРЖКЕ (57) Изобретение относится к радиотехнике и связи и позволяет уменьшитЬ время вхождения в синхронизм при ра. боте по каналам связи с большой вероятностью ошибок. Устр-во содер" (!

398!06

30 жит генератор тактовых импульсов, элементы И 2,3, 2! и 22, генератор 4

М-последовательности, пороговый обнаружитель 5 сигналов, перемножитель 6, блок 7 предварительного корреляционного анализа, состоящий из P согласованных фильтров (СФ)8, P пороговых блоков 9 и формирователя !0 импуль-"сов дешифратор 11, блок 12 ввода ко" довых векторов, блок !3 управления, формирователи !4 и !5 импульсов,элемент ИЛИ !6, блок !7 запрета, блок 18 задержки1) RS-триггеры 19 и 20, счет чики 23 и 24, блок 25 интеграторов и решающий блок. Последовательность из !! t1 tt II

0 и с выхода порогового обнаружителя 5 подвергается корреляционной обработке в СФ 8 . Каждый СФ 8 со гласов ан с определенным сегментом из!

Изобретение относится к радиотехнике и связи и может быть использовано в приемниках широкополосных сигна лов.

Цель изобретения - уменьшение времени вхождения в синхронизм при рабо те по каналам связи с большой вероят" ностью ошибок.

На фиг.1 представлена структурная электрическая схема устройства синх1О ронизации M-последовательности по за- держке; на фиг.2 - структурная элект рическая схема дешифратора; на фиг.3структурная электрическая схема бло" ка управления.

Устройство синхронизации M-последовательности по задержке содержит генератор 1 тактовых импульсов, перBbIH 2 H второй 3 .элементы И, генератор 4 М"последовательности, пороговый обнаружитель 5 сигналов, перемножитель 6, блок 7 предварительного кор" реляционного анализа, состоящий из

P согласованных фильтров 8, Р порого- 25 вых блоков 9 и формирователя 10 им" пульсов, дешифратор 11, блок 12 ввода кодовых векторов, блок 13 управления, первый 14 и второй 15 формирова. тели импульсов, элемент ИЛИ 16, блок !7 запрета, блок 18 задержки, пэрвый 19 и второй 20 RS-триггеры, М-последовательности, которым осуществляется манипуляция принимаемого сигнала. Величина отклика каждого

СФ 8 сравнивается с соотв.порогом, По результатам сравнения дешифратор 11 принимает решение о величине временной задержки относительно установлен ного начала принимаемой М-последовательности. По этому значению блок )2 формирует вектор, в соответствии с которым генератор 4 начинает формировать М-последовательность с заданной фазой. Сформированная М-последовательность перемножается в перемножителе 6 с принимаемой последователь ностью. Результат перемножения обрабатывается для выявления ошибок и определения момента установления син хронизации. 2 s.ï. ф-лы, 3 ил.

2 третий 21 и четвертый 22 элементы И, первый 23 и второй 24 счетчики, блок 25 интеграторов и решающий блок 26.

Дешифратор 11 содержит формирователь 27 импульсов, первый 28 и второй 29 элементы ИЛИ, P элементов И, P регистров 31 сдвига, P сумматора 32, Р решающих блоков 33, анализатор 34 состояний выходов и блок 35 запрета.

Блок 13 управления содержит регистр 36 сдвига, первый 37,второй 38 и третий 39 элементы 1!ЛИ, счетчик 40, элемент И 41 и RS-триггер 42.

Устройство синхронизации M-последовательностей по задержке работает следующим образом.

В устройстве до поступления сигнала на его вход находятся в исходном состоянии генератор 4, блок 7, дешифратор 11 дешифрации, блок !3 блок 25 интегратора, в состояние ло" гического нуля установлены первый 19 и второй 20 RS"òðèããåðû, обнулены первый .23 и второй 24 счетчики, с выхода генератора следует последовательность тактовых импульсов, частота следования которых соответствует тактовой частоте М-последовательности, которой манипулирован принимаемый

/ из канала связи сигнал.

3 13981

Сигнал из канала связи поступает на второй вход порогового обнаружителя 5, являющийся входом устройства, а на первый вход обнаружителя 5 с выхода генератора 1 поступают тактовые импульсы, осуществляющие стробирование порогового обнаружителя 5.

Пороговый обнаружитель 5 производит обработку принимаемого сигнала на 10 радиочастоте, в результате которой на его выходе выдается последовательность видеоимпульсов, состоящая из логических нулей и единиц.

Эта последовательность видеоимпульсов поступает ва информационный вход блока 7 и на первый вход перемножителя 6, на втором входе которого сигнал отсутствует до того момента, пока генератор 4 находится в исход- 20 ном состоянии.

С выхода порогового обнаружителя 5 последовательность видеоимпульсов с поступлением каждого тактового импульса поразрядно поступает на инфор- 25 мационные входы P согласованных фильтров 8, в которых осуществляется корреляционная обработка видеопоследовательности. Каждый из согла сованных фильтров 8 согласован с оп- щ ределенным сегментом из M-последовательности, которым осуществляется манипуляция принимаемого сигнала.

Выбор сегментов на последовательности должен осуществляться с учетом . того, чтобы величина нормированной функции взаимной корреляции между сегментами, а также величина боковых выбросов на автокорреляционной функции этих сегментов не превосходили 40 некоторого допустимого уровня, Необходимо учитывать также при выборе длины сегментов требуемое значение вероятности ложного обнаружения сег-. мента каждым согласованным фильтром 8. 45

С поступлением каждого тактового импульса с выхода генератора 1 по. фронту тактового импульса происходит

„выдача значения принятого разряда с выхода порогового обнаружителя 5, при этом по срезу этого же тактового импульса происходит запись значения принятого разряда в каждый согласованный фильтр 8, при этом по срезу тактового импульса формирователь 10 формирует импульс, nol дачей которого на вторые входы пороговых блоков 9 осуществляется cpasкение величины отклика согласованного

06

4 фильтра 8 с величиной установленного

r;opora в соответствующем пороговом блоке 9. Если величина отклика согласованного фильтра 8 меньше величины порога соответствующего порогового блока 9, то в этом случае на выходе данного порогового блока 9 присутствует сигнал логического нуля и сигнал, соответствующий логической единице, в противном случае.

Сигналы, соответствущие уровням логического нуля и единицы, с выходов блока 7 воздействуют на входы дешифратора 11, при этом если хотя бы на одном из выходов блока 7 присутствует сигнал логической единицы, то в этом случае осуществляется запись значений этих сигналов с выходов блока ? в дешифратор 41.

По поступающим на входы дешифратора ll сигналам s этом блоке осуществляется анализ этих сигналов, по рядок поступления которых отображает результаты обнаружения сегментов согласованными фильтрами 8 и принятие решения по этим обнаружениям соответ ствующими пороговыми блоками 9. На основании анализа комбинаций сигналов в дешифраторе 11 принимается решение о значении временной задержки относительно установленного начала принимаемой M-последовательности.

За установленное условное начало

M-последовательности можно по усмотрению принять любой разряд М-последовательности.

Результат принятия решения дешифратором )l представляется в виде параллельной P-разрядной комбинации символов логических нулей и одной логической единицы на его выходах и на управляющем выходе дешифратора 11.

Когда значение сигнала логической единицы присутствует больше чем на одном из выходов дешифратора l1, а . на его управляющем выходе нрисутствует сигнал логического нуля, решение о задержке принимаемого сигнала считается неопределенным и продолжает» ся анализ поступающих сигналов с выхода блока 7.

Если решение дешифратора 1> определено, то возможно P-различий между собой положений сигнала логической единицы на его выходах, которые ото" бражают значение определенной фазы принимаемого сигнала. Эта Р-разрядная комбинация, состоящая иэ одной логи5 139

4 .I олеской единицы и P-1 логических нулей, воздействует на входы блока 12, который

Преобразует P-разрядную комбинацию на входах в Н-разрядный кодовый вектор,. состоящий из логических нулей

8 единиц.

Таким образом, кодовый вектор на

g,âûõoäàõ блока l 2 представляет со бой состояние регистра сдвИга в гене раторе 4, когда фаза генерируемой

М-последовательности соответствует определенной в дешифраторе 11 со сдви( гом вперед на один тактовый интерВал, который необходим для времени анализа в устройстве принятого сиг

Мала.

Одновременно при принятии решения дешифратором Il о фазе принимаемого с;игнала на его управляющем выходе присутствует сигнал, соответствующий уровню логической единицы, который

ztocтупает на вход блока 18 и через лок 17 воздействует на вход первого формирователя 14, а также через элемент ИЛИ 16 воздействует на установочные входы генератора 4 и блока 251 устанавливая их в исходное состояние, и на первый вход блока 13 устанавливая его в исходное состояние.

Через интервал времени, равный времени задержки сигнала в блоке 18, иа его выходе появляется сигнал, соответствующий уровню логической еди"

Ницы. Этим сигналом первый RS-триггер 19 переводится в состояние логической единицы, тем .самым подает. ся сигнал логической единицы на вто-! рой вход третьего элемента И 21 и на .второй запрещающий вход блока 17, чем запрещается прохождение сигнала логической единицы через блок 17.

При этом на выходе первого формирователя 14 формируется импульс, который воздействует на вход генератора 4 и на третий вход блока 13, тем самым разрешая запись кодового вектора с выхода блока 12 в генератор 4 и saпускает блок 13.

Каждый иитегратор блока 25 производит интегрирование сигналов, посту30 пающих íà его вход с выхода перемножителя 6 за период времени между подачей синхронизирующих импульсов из блока 13.

Сигналы в виде одиночных импуль сов, амплитуда которых зависит от результата интегрирования интегратором .блока 25, поступает на второй вход решающего блока 26, на первый вход

40 которого поступают тактовые импульсы от генератора 1, при этом s решающем, блоке 26 происходит сравнение амплитуды импульса, поступившего на второй вход, с величиной порога уста-».

45 новленного в нем. При превьппении амп ." литудой импульса на втором входе ре шающего блока 26 величины установлен ного в нем порога на его выходе формируется одиночный импульс, соответ5р ствующий уровню логической единицы, который поступает через четвертый элемент И 22 на первый счетный вход второго :счетчика 24, при этом в нем происходит запись единицы. Если

55 амплитуда импульса на втором входе решающего блока 26 меньше значения

nopora, на его выходе присутствует сигнал, соответствующий уровню ло гического.куля.

С поступлением очередного тактового импульса на синхронизирующий вход ,генератора 4 с его выхода осуществляется выдача М-последовательности с заданной фазой, определяемой введенным в генератор 4 кодовым вектором с выходов блока 12. Эта последовательность поступает на второй вход пере.множителя 6.

8106 6

С начала запуска с К выходов блока 13 последоват ельности во времени вьдаются одиночные импульсы, интервал времени между которыми определяет .. временной сдвиг между интервалами ин тегрирования интеграторов блока 25, а интервал времени между двумя следующими друг за другом импульсами с одного и того же выхода блока 13 определяет интервал интегрирования интегратора, который подключен к этому его выходу.

Работа блока 13 проходит циклами, 15 каждый цикл начинается выдачей сигнала логической единицы в виде одиночного импульса с первого синхронизирующего выхода блока 13, а заканчивает ся цикл выдачей импульса с его К-го

2О синхронизирующего выхода.

Величина сдвига между временными интервалами интегрирования устанавливается, исходя из учета длины "пачек" ошибок, которые встречаются в прини25 маемай M-последовательности, т.е. наиболее вероятной длины "пачки" ошибок.

1398106

1О

30 ческой единицы с выхода второго счет.

Для уменьшения влияния "пачек" ошибок на успешное установление синхронизации, используется второй счетчик 24 импульсов. При этом, устанавливая коэффициент его счета больше единицы,. добиваются уменьшения вероятности ложного установления синхронизации при случайном превышении импульсами с выходов блока 25 порога в решающем блоке 26 при воздействии структурных помех, близких по структуре М-последовательности, которая применяется устройством, т.е. генерируется генератором 4. При работе по каналам связи, в которых вероятность таких структурных помех мала, коэффициент счета во втором счетчике 24 устанавливается равным единице, при этом для принятия решения на втором этапе проверки достаточно, чтобы импульс с выхода хотя бы одного интегратора блока превысил порог в решающем блоке 26 в течение установленного интервала времени накопления.

Если в течение интервала времени накопления число импульсов, поступивших на второй вход четвертого элемента И 22, а через него на первый вход второго счетчика 24 импульсов, превысит установленный коэффициент счета, то второй RS-триггер. 20 за счет подачи на его S-вход сигнала логичика 24.переходит s состояние логической единицы. При этом с прямого выхода второго RS-тирггера 20 сигнал логической единицы подается на второй вход второго элемента И 3, с первого входа на выход которого, являющийся выходом устройства, начинает поступать последовательность с выхода генератора 4, что означает факт установления синхронизации по задержке принимаемой M-последователь ности. С инверсного выхода второго триггера 20 снимается сигнал логичес кой единицы, который присутствовал на втором входе первого элемента И 2 и на входе второго формирователя 15, при этом запрещается прохождение так ;товых импульсов на второй вход бло ка 7. Кроме того, при снятии сигнала логической единицы с входа формирователя 15 на его выходе формируется одиночный импульс, который поступает на первый вход блока 7 и íà вход де шифратора 11, устанавливая эти блоки .в исходное состояние ° При этом сиг35

55 нал с выхода порогового обнарухителя 5 в блоке 7 не обрабатывается, а поступает для обработки на первый вход перемножителя 6.

Если число импульсов на первом входе второго счетчика 24 за установленный интервал накопления не достигает установленного в этом счетчике коэффициента счета, с первого выхода блока 13 в конце интервала накопления поступает одиночный импульс сброса на второй вход установки в нулевое состояние второго счетчика 24 и на R-вход второго RS-триггера 20, подтверждая его состояние логического нуля, и через второй вход элемента ИПИ 16 импульс сброса поступает на установочный вход генератора 4, переводя его в исходное состояние, на вход блока 25 интеграторов, сбрасывая интеграторы, на первый вход блока 13, переводя его в исходное состояние. При этом интервал времени накопления устанавливается работой блока 13. Кроме того, с началом работы блока 13 с его второго выхода выдаются одиночные импульсы через третий элемент И 21 на вход первого счетчика 23, который осуществляет счет числа поступивших на его вход импульсов. Коэффициент счета перво- . го счетчика 23 установлен равным

2К-1, где К - число интеграторов бло- . ка 25. С поступлением 2К-1-го импульса с второго выхода блока 13 на вход первого счетчика 23 с его выхо да поступает одиночный импульс, со. ответствующий уровню логической еди" ницы, на R-вход первого RS-триггера 19, тем самым переводя его в состояние логического нуля, при этом снимается уровень логической единицы с второго запрещающего входа бло-. ка 17 и с второго входа третьего элемента И 21.

Если синхронизация установлена, в силу того, что блок 7 и дешифра тор 11 находятся в исходном состоянии,. с.управляющего выхода дешифратора 11 сигналы отсутствуют. Если же в течение интервала времени накопления факт установления синхронизации не установлен, т,е, с первого выхода блока 13 в конце интервала накопления выдается. импульс сброса, то при переходе первого RS-триггера 19 в состояние логического нуля в устройстве происходит возврат к этапу. опре9 139810 деления задержки прйнимаемой M-последовательности при помощи дешифратора 11. При принятии реш ния дешифратором 11 о задержке принимаемой по5 следовательности, т.е„выдачи сигналов логической единицы с управляющего выхода, работа устройства осуществляется, как. описано выше.

Дешифратор 11 работает следующим )0 образом.

В исходном состоянии регистры 31 обнулены,, :Пусть на 1.-й вход il,Ð поступает единичный импульс, соответ" ствующий уровню логической единицы, 15 который воздействует на вход первого разряда i-го регистра Çl и через

i-вход второго элемента ИЛИ 29 воздействует на вход формирователя 27.

При этом с выхода формирователя 27 20 выдается одиночный импульс, который воздействует на тактовые входы регистров 31, и по срезу этого импульса происходит запись значения на входах регистров 31, при этом в пер-. вь и разряд i-го регистра 31 на входе которого присутствует сигнал логической единицы, будет записана едини ца, а в первые разряды остальных регистров 31 - сигнал логического нуля. 30

При последующих поступлениях сигналов логической единицы на входы дешифратора 11 в первые. разряды регистров 31 записываются новые значения сигналов, а ранее записанные зна- З5 чения сигналов в разрядах регистров 31 сдвигаются каждый раз на один

pàçðÿä в сторону старших разрядов регистров 31 при этом по срезу импульса на втором выходе формировате- 40 ля 27 импульсов и на его первом выходе также формируется одиночный импульс, который воздействует на установочные входы сумматоров 32 и управ ляющие входы решающих блоков 33, сум 46 маторами 32 производится суммировайие значений состояния, разрядов регистров 31 сдвига, к которым подключены входы каждого сумматора 32, и результаты суммирования с выхода соответствующего сумматора 32 поступают на первый вход подключенного к нему решающего блока 33, в котором осу шествляется сравнение результата сум . мирования сумматора 32 с величиной порога, установленного в данном реша ющем блоке 33.

При превышении напряжением на выходе некоторого сумматора 32 величи6

10 ны порога в соответствующем решающем блоке 33 на его выходе формируется сигнал логической единицы, который поступает на второй вход соответствующего элемента И 30, при этом если на первом входе i-го элемента 30 И присутствует сигнал логической едини цы, который подается с соответствующего входа дешифратора !1, то сигнал с выхода данного элемента И 30 поступает на соответствующий вход дешифратора 11 и через первый элемент

ИЛИ 28 и через блок 35 на управляющий выход дешифратора 11. Если из-за ложного обнаружения одновременно несколькими согласованными фильтрами 8 сегментом И-последовательности происходит выдача сигналов на выходах более чем одного элемента И 30, то на выходе анализатора 34 присутствует сигнал логической единицы, который, поступая на второй запрещающий вход блока 35, запрещает прохождение сигнала логической единицы на управляющий выход дешифратора 11.

Блок 13 работает следующим образом.

В исходном состоянии регистр 36 находится в обнуленном состоянии. При поступлении на третий вход блока .13 одиночного импульса в первый разряд сдвига осуществляется запись логической единицы, при этом также устанавливается коэффициент счета в счет чике 40 с переменным коэффициентом счета.

Подача сигнала логической единицы, поступившей на третий вход блока 13, происходит по цепи: первый счетчик 40, первый вход третьего элемента ИЛИ 39, вход регистра 36.

Коэффициент счета счетчика 40, который устанавливается при подаче сигнала логической единицы на его первый вход, равен 2К-S, где S - коэффициент счета второго счетчика 24. Установка коэффициента счета счетчика 40 подачей сигнала логической единицы иа его первый вход определяет величину интервала накопления на эта» пе проверки правильности определения задержки сигнала дешифратором 11 °

С поступлением очередного тактового импульса на синхронизирующий вход регистра 36 сигнал логической едини.цы сдвигается из rrepaoro разряда регистра во второй и далее, с поступле нием последующих тактовык импульсов

1. Устройство синхронизации М-по"

25 следовательности по задержке, содер жащее генератор тактовых импульсов, первый и второй элементы И, генератор М-последовательности и пороговый обнаружитель сигналов, синхронизируюЗО щий вход которого объединен с первым входом первого элемента И, с синхрониэирующим входом генератора М-после довательности и подключен к выходу генератора М-последовательности, 5 о т л и ч а ю щ е е с я тем, Что, с целью уменьшения времени вхождения в синхрониэм при работе по каналам свя зи с большой вероятностью ошибок, введены перемножитель, блок предвари

40 тельного корреляционного анализа,де- шифратор, блок ввода кодовых векторов, блок управления, первый и второй формирователи импульсов, элемент ИЛИ, блок задержки, блок запрета, последо»

Ф45 вательно соединенные третий элемент И, первый счетчик и первый RS-триггер, последовательно соединенные решающий блок, четвертый элемент И, второй

I счетчик и второй RS-триггер-, а так"

5п же блок интеграторов, выход которого подключен к первому входу решающего блока, второй вход которого объединен с синхрониэирующим входом блока управления и подключен к выходу генера

55 тора тактовых импульсов, выход порогового обнаружителя сигналов подключеН к первому входу перемножителя и ин» формационному входу блока предварительного корреляционного анализа, 11 139 каждый раз производится сдвиг логической единицы на один разряд по ре. гистру 36, при этом последовательно проходя по разрядам регистра 36, на выходы которых с его входов последовательно во времени выдаются одиночные импульсы, соответствующие уровню логической единицы, временной интервал между выдачей импульсов равен двум тактовым интервалам генератора 1.

При подаче импульса с выхода регистра 36 сигнал логической единицы поступает на соответствующий выход блока 13, а также через первый элемент ИЛИ 37 на второй выход блока 13 и на S-вход RS-триггера 42, тем са- .мым устанавливая его в состояние ло гической единицы. Если в следующий тактовый интервап на второй вход блока 13 поступает импульс, соответствующий уровню логической единицы с выхода решающего блока 26, то RS:.триггер 42 по своему R-входу устанав» ливается в состояние логического ну.ля. Через два тактовых интервала выдаются импульсы логической единицы с вторых выходов регистра 36, которые через второй элемент ИЛИ 38 поступа- ют на первый вход элемента И 41 н в зависимости от сигнала на его вто:,poM входе либо поступают на третий счетный вход счетчика 40, когда на втором входе элемента И 41 присутствует сигнал логической единицы, либо нет, когда на втором входе элемента

И 41 присутствует сигнал логического

Муля, После подачи единичного импульса установки на первый вход счетчика 40 и установки в нем коэффициента счета равного 2К при подаче на его второй

Вход единичного импульса в,конце цикла продвижения единицы по регистру 36 с дополнительного выхода регнс ра 36 счетчик 40 на первый по счету импульс на его втором входе своего состояния не изменяет, а при последующих импульсах, поступающих на вто рой вход счетчика 40, в счетчике про".

Исходит установка его в.нулевое состояние, при этом коэффициент счета устанавливается равным К, где . Кчисло выходов блока 33. Таким обра. эом, при запуске блока 13 коэффициент счета счетчика 40 устанавливается 2К чтобы обеспечить на этапе роверки правильности принятие решения по за-. держке принимаемого сигнала дешифра

8106

12 тором 1) . Если на втором этапе проверки принято решение о правильном определении задержки, то в. дальнейшем, чтобы ускорить реакцию устройства на рассинхронизацию и необходимость возобновить поиск, интервал вре мени накопления уменьшается sa счет изменения коэффициента счета счетчиl0 ка 40.

Установка блока 13 в исходное со. стояние происходит в момент, когда на era установочный вход подается единичный импульс, а установка счетf5 чика 40 в обнуленное состояние осуще ствляется в момент подачи единичного импульса на его первый либо второй входы, т.е. одновременно с установкой необходимого коэффициента счета

20 счетчиком 40, Формула изобретения

1З 139

P выходов которого через дешифратор подключены к соответствующим P входам блока ввода кодовых век.оров, N выходов которого подключены к соответствующим N информационным входам генератора М-последовательности, выход которого подключен к первому входу второго элемента И и второму входу перемножителя, выход которого подключен к информационному входу блока интегратора, К синхронизирующих входов которого соединены с соответствующи- ми К синхронизирующими выходами блока управления, установочный вход блока интеграторов объединен с первым входом блока управления и с установочным входом генератора M-последовательности и соединен с выходом элемента ИЛИ, первый вход которого объединен с установочными входами второго счетчика и второго RS-триггера и подключен к первому выходу блока управления, второй вход которого соединен с выходом решающего блока, второй вход элемента HJIH объединен с входом первого формирователя импульсов и подключен к выходу блока запрета, первый вход которого через блок задержки объединен с S-входом первого RS-триггера и подключен к управляющему выходу дешифратора, установочный вход которого объединен с первым входом блока предварительного корреляционного анализа и подключен к выходу второго формирователя импульсов, вход которого объединен с вторыми входами первого и четвертого элементов И и подключен к инверсному выходу второго RS-триггера, прямой выход которого соединен с вторым входом второго элемента И, выход первого элемента И подключен к второму входу блока предварительного корреляционно го анализа, а выход первого формирователя импульсов подключен к входу разрешения записи генератора М-после» довательности и к третьему входу блока управления, второй выход которого подключен к первому входу третье го элемента И, второй вход которого объединен с вторым входом блока запрета и подключен к выходу первого

RS"òðèããåðà, при этом блок предварительного корреляционного анализа содержит формирователь им ульсов и P цепей из последовательно соединенных согласованного фильтра и порогового блока, выходы которых являются P выЯ106 14 ходами блока предварительного корреляционного анализа, информационным входом которого являются объединенные информационные входы всех P co5 гласованных фильтров, объединенные первые управляющие входы которых являются первым входом блока предварительного корреляционного анализа, вторым входом которого являются объединенные вторые управляющие входы всех P согласованных фильтров и вход формирователя импульсов, выход которого соединен с объединенными управляющими входами Р пороговых блоков.

2. Устройство по п.l, о т л и— ч а ю щ е е с я тем, что,дешифратор содержит первый и второй элемен2р ты ИЛИ, анализатор состояний выходов, формирователь импульсов, блок запрета, P N"ðàçðÿäíûõ регистров сдвига и

P цепей из последовательно соединенных соответствующего сумматора, реша25 ющего блока и элемента И, выходы каждого из которых, подключенные к соответствующим попарно объединенным

P входам анализатора состояния выходов и второго элемента ИЛИ, являются

30 .соответствующими P выходами дешифратора, P входами которого являются объединенные с соответствующими входа ми первого элемента ИЛИ информационные входы соответствующих P N-разЗ5 рядных регистров сдвига, (j+i)-й вы ход каждого i-го из которых (где

=,1 М, i - =1,Р, Q+ - суммирование

IV по модулю.N) соединен с одним из N входов соответствующего i-го суммато40 ра,. управляющие входы всех P сумматоров и всех P решающих блоков объединены и подкпючены к первому выходу формирователя импульсов, второй вы ход которого подключен к объединен45 ным синхронизирующим входам всех P

N-разрядных регистров сдвига, объединенные установочные входы которых являются установочным входом дешифра" тора, управляющим выходом которого

-5О является выход блока запрета, первый и второй входы которого подключены к выходам соответственно второго элемента ИЛИ и анализатора состояний выходов, выход первого элемента ИЛИ

55 соединен с входом формирователя импульсов, а информационный вход каждого i-го из P N"ðàçðÿäíûõ регистра сдвига объединен с вторым входом соответствующего (i Ю P)" ro элемента И, I

15 1398

3. Устройство по и.!, о т л ич а ю щ е е с я тем, что блок уп равления содержит регистр сдвига К первых выходов которого, объединен ные с соответствующими К входами первого элемента ИЛИ, являются К синх- . ронизирующими выходами блока управления, первым и установочным входами которого являются соответственно ус- 10 тановочный и синхронизирующий входы регистра сдвига, К вторых выходов которого подключены к соответствую-щим К входам второго элемента ИЛИ, выход которого подключен к последова- 15 тельно соединенным элементу И и счет106!

6 чику, выход которого является первым выходом блока управления, вторым выходом которого является выход первого элемента ИЛИ, соединенный с S-входом RS-триггера, R-вход которого является вторым входом блока управления, третьим входом которого являют ся объединенные первые входы третье.

ro элемента ИЛИ и счетчика, вторые входы объединены и соединены с дополнительным выходом регистра сдвига, информационный вход которого соединен с выходом третьего элемента ИЛИ, при этом выход RS-триггера подключен к второму входу элемента И.

1398) 06

Составитель В.Шевцов

ТехредА. Кравчук Корректор М,Поко

Редактор П.Гереши

Заказ 2608/57

Тираж 660

Подписное

ВНИИПИ. Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-. 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4