Устройство для моделирования деятельности человека- оператора

 

Изобретение относится к вычислительной технике, в частности к устройствам для моделирования деятельности человека-оператора системы человек-машина. Цель изобретения - расширение функциональных возможностей устройства за счет моделирования работы оператора при наличии в алгоритме его деятельности одного логического условия. Для достижения указанной цели в устройство введены элементы И, группы элементов И, эле-, менты ИЛИ, элементы задержки, триггер , блок памяти, схема сравнения, счетчик адреса, счетчик пропущенных операций, дешифратор, генератор тактовых импульсов. Полученные данные в блоке регистрации позволят оценить основные характеристики качества деятельности оператора: вероятность безошибочного вьтолнения алгоритма, нормативное значение времени вьтолнения алгоритма. I ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4166350/24-24 (22) 24.12.86 (46) 30.05.88.Бюл. Ф 20 (72) В.И.Балабай, О.Ю.Евец, Ю.Н Селюков и В.Ф.Тютерев (53) 681.3 (088.8) (56) Авторское свидетельство СССР

У 966701, кл. G 06 F 15/20, 1981.

Авторское свидетельство СССР

У 1164726, кл. С"06 F 15/20, 1983. (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ

ДЕЯТЕЛЬНОСТИ ЧЕЛОВЕКА-ОПЕРАТОРА (57) Изобретение относится к вычислительной технике, в частности к устройствам для моделирования деятельности человека-оператора системы человек-машина. Дель изобрете—

„„Я0„„1 761 А1 (511 4 С 06 F 15/20 ния - расширение функциональных воэможностей устройства за счет модели— рования работы оператора при наличии в алгоритме его деятельности одного логического условия. Для достижения укаэанной цели в устройство введены элементы И, группы элементов И, эле-. менты ИЛИ, элементы задержки, триггер, блок памяти, схема сравнения, счетчик адреса, счетчик пропущенных операций, дешифратор, генератор так" товых импульсов. Полученные данные в блоке регистрации позволят оценить основные характеристики качества деятельности оператора: вероятность безошибочного выполнения алгоритма, нормативное значение времени выполнения алгоритма. 1 ил, 1399761

Изобретение относится к вычислительной технике, в частности к устройствам для моделирования деятель" ности человека-оператора системы человек-машина.

Цель изобретения — расширение функциональных воэможностей устройства за счет моделирования работы оператора при наличии в алгоритме evo деятельности одного логического условия.

На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит первый блок

1 памяти, первый триггер 2, регистр

3 памяти, первый элемент ИЛИ 4, первый 5, второй 6 и третий 7 элементы задержки, генератор 8 импульсов слу" чайной деятельности, генератор 9 равНомерно распределенных чисел, дифференцирующий элемент 10, преобразователь 11 временной интервал-код, первую схему 12 сравнения, счетчик

t3 ошибок, сумматор 14, счетчик 15 правильно выполненных операций, вторую схему 16 сравнения, блок 17 регистрации, второй элемент ИЛИ 18, счетчик 19. выполненных реализаций, третью схему 20 сравнения, первый элемент И 21, генератор 22 тактовых импульсов, второй элемент И 23, чет" вертый элемент ИЛИ 24, группу элеь1ентов И 25, счетчик 26 пропущенных операций, счетчик 27 адреса, дешифратор 28, четвертую .схему 29 сравнения, в орой блок 30 памяти, пятый элемент ИЛИ 31, второй триггер 32, и!естой 33, четвертый 34, пятый 35 и третий 36 элементы И, третий 37 и шестой 38 элементы ИЛИ, четвертый

39 и пятый 40 элементы задержки и вход 41 запуска устройства.

Блок 1 памяти предназначен для хранения и выдачи в регистр 3 параметров алгоритма управления. В нем хранятся данные об операционной составляющей алгоритма деятельности, вЫполнение которых моделируется.

Считывание этих данных осуществляется путем подачи сигналов íà его входЫ, пр .1- этом при появлении сигналов н@ его первом входе считывания и тфЕтьем адресном входе производится выдача параметров первой и всех no" следующих операций алгоритма, а при появлении сигнала на втором и третьем его входах в регистр выдаются дан» нше только о первой операции алгорит5 l0

4О

45 ма, что соответствует началу новой реализации алгоритма при условии, что предыдущая реализация была завершена безуспешно, т.е. оператор не выполнил в этот раз задачи управления.

Блок 1 памяти разделен на две зоны, причем в первой его зоне хранятся значения математического ожидания и среднего квадратического отклонения времени выполнения каждого типа элементарных операций алгоритма, включая операции проверки логического условия, т.е. принятия решения. Во второй зоне располагаются значения вероятности Р; безошибочного выполнения соответствующего типа элементарной операции и значения вероятности Р; наступления одного из исходов логических условий алгоритма. Значение вероятности другого исхода определяется как P=1-Р; и поэтому его хранить не требуется.

Данные значения в обеих зонах размещены в порядке очередности следования номеров операций, заданных языком логических схем алгоритмов (ЛСА), и позволяют моделировать безошибочность, продолжительность действий оператора, принятие им решения с учетом компоновки панелей управления и индикации соответствующими органами.

Триггер 2 управляет включением и выключением устройства.

Регистр 3 памяти осуществляет хранение и выдачу на первый выход значения математического ожидания и среднего квадратического отклонения элементарных и логических операций, а на второй — значение вероятности

P соответствующих типов элементарI ных операций или значение вероятности P. логического исхода операции

3 принятия решения.

Элементы 5, 6 и 7 задержки предназначены для организации надежной записи и считывания данных из блока

t памяти в регистр 3.

Генератор 8 импульсов случайной длительности служит для выработки импульсов, распределенных по необходимому закону с параметрами, выдаваемыми блоком памяти.

Генератор 9 случайных равномерно распределенных в интервале (О, I)

I чисел пр6изводит выработку значения этих чисел. з

13997

Питание на генераторы 8 и 9 подается по сигналу, запускающему работу устройства.

Дифференцирующий элемент IO выделяет импульсы начала и конца импульсов, формируемых генератором 8, для дальнейшего преобразования отрезка времени в код,в преобразователе 11.

В схеме 12 сравнения при поступлении от элемента 10 импульса "Конец" производится сравнение случайного числа Х„, выработанного ранее по команде с выхода элемента 7 задержки генератором 9, со значением вероятности Р; безошибочного выполнения элементарной операции или со значением вероятности P срабатывания дан1 ного логического условия, переписанным в схему сравнения иэ регистра 3.

Если в результате сравнения этих чисел определяется безошибочность выполнения текущей элементарной операции (Х „ и Р;), операция считается

Выполненной правильно, в противном 25 случае засчитывается ошибка, на этом моделирование данной реализации прекращается. Подачей сигнала на второй вход блока 1 памяти обеспечивается моделирование очередной реализации с первой операции алгоритма. В случае если моделируется логическая операция и при сравнении оказывается случайное число больше значения вероятности срабатывания логической операции, X„ ) P>, сигнал появится на втором выходе схемы 12, в противном случае, когда Х „ c P сигнал появится на первом ее выходе, что повлияет на изменение управляющей составляющей алгоритма, т.е. на порядок моделирования элементраных опе.раций.

Счетчик 13 подсчитывает число 4 ошибок при выполнении алгоритма, что соответствует числу безуспешных реализаций, т.е. попыток выполнения алгоритма.

Сумматор 14 осуществляет суммирование всех значений временных интервалов выполнения операций как за одну, так и за все операции алгоритма. а также за все успешные его реализации. При этом в случае если при вы55 полнении алгоритма оператором допущена ошибка, т.е. алгоритм не выполнен, значения всех предыдущих до дан ной операции временных затрат стира6l

4 ются и с безошибочными реализациями не суммируются.

Счетчик 15 подсчитывает число правильно выполненных операций для дальнейшего сравнения в схеме 16 сравнения с числом операций, содержащихся в алгоритме управления, что позволяет определить момент завершения выполнения задачи управления оператором и переход к новой реализации.

Число операций моделируемого алгоритма устанавливается в схеме 16 сравнения перед началом моделирования.

Бггок 17 регистрирует по окончании моделирования число безуспешных по пыток выполнения алгоритма, т.е. содержимое счетчика 13, а также значение общего времени моделирования всех успешных реализаций алгоритма. т.е. содержимое сумматора 14.

Счетчик 19 подсчитывает число про веденных реализация как успешных, так и ошибочных для сравнения в схеме 20 сравнения. с требуемым числом реализаций. Это число записывается в схему 20 также перед началом моделирования и определяется исходя из требуемой точности результатов моделирования.

Счетчик 26 пропущенных операций служит для подсчета количества операций, моделирование которых не производится в зависимости от логических условий.

Счетчик 27 адреса и дешифратор 28 предназначен для задания управляющей части алгоритма,:т.е. порядка очередности моделирования выполнения элементарных операций в зависимости от исходов логических операций.

Для задания управляющей части апгоритма используем язык логических схем алгоритмов.,Рассмотрим процесс выполнения алгоритма, заданного, например, логической схемой

А„А АзР4 t А А6Ат 1 АВАЛА„А„, (1) где А„ — оператор, срабатывание которого означает выполнение элементарной операции (операционный оператор);

Р 1- логический оператор, срабатывание которого заключает" ся в выборе той или другой реализации алгоритма для достижения цели управления.

5 13

Выполнение алгоритма управления начинается с, самого левого члена А, и заключается в последовательном

Переходе до последнего члена Аи.

Члены логической схемы, обозначенные символом А, являются операционными операторами схемы алгоритмов и не изменяют порядок следования операторов схемы, т.е. их следование осуществляется в строгой очередности

Нарастания номера оператора, а члеНы, обозначенные символом Р, указывают на наличие в алгоритме логических условий и являются логическими операторами. Эти логические операторы ЛСА могут изменять последователь ости выполнения операторов алгоритма. Так, в случае срабатывания логического условия человек-оператор обязан после третьей операции алгоритма перейти к восьмой, а в случае срабатывания и второго логического условия — после восьмой выполнить двенадцатую и последующие операции алгоритмВ. В данном случае алгоритм деятельности представлен логической схемой (2) А, А А Ав АчА,о А„, В противном случае„т,е. в том сЛучае, если срабатывания логическнх условий не произошло, оператор обязан выполнить алгоритм в соответствии с логической схемой (1).

Таким образом, счетчик 27 адреса предназначен для подсчета количества всех операций алгоритма, т.е. порядковых номеров логической схемы алгоритма (порядковые номера элементарных и логических операций).

Дешифратор 28 предназначен для выбора из блока 1 памяти соответствующей операционной составляющей дннной операции алгоритма как логичаской, так и элементарной, а также дядья управления выбором числа пропущенных операций в блоке 30 памяти.

В схеме 29 сравнения происходит сравнение кода количества операций алгорнтма, записанного иэ блока 30 памятн, которые пропускаются оператором в случае срабатывания логических условий, с количеством пропущенных операций, поступивших иэ счетчика 26.

Например, в спучае срабатывания Р, необходимо пропустить операции

A À А, т.е. три операции, поэтому в схeMy записывается код, соответст99761

55 вующий числу три, и т.д. Кроме того, схема 29 через элемент И 23 управля ет и дополняет счетчик адреса количеством пропущенных операций при помощи генератора 22 тактовых импульсов.

Блок 30 памяти хранит значение кодов количества пропущенных операций в случае срабатывания логических условий (т.е. появления сигнала на втором выходе дешифратора 28) в соответствии с их номером (т,е. появление сигналов на счетчике 27 адреса).

Кроме того, дешифратор 28 при появлении на его входах кода номера любой логической операции сигналом с второго выхода переключает триггер

32 управления в единичное состояние ,(наличие "1" на прямом выходе и "0"— на инверсном), который подключает (B зависимости от своего состояния) соответствующие элементы И 33 — 36, организуя порядок перехода от логических операций к элементарным, и наоборот.

Время задержки элемента 39 выбирается в зависимости от максимального количества операций в алгоритме, которые необходимо пропустить при моделировании наступления исходов логических операторов. Элемент 40 задержки обеспечивает подготовку устройства к моделированию следующей реализации при обнулении счетчика 27 адреса.

Устройство функционирует следующим образом.

После подачи на устройство питания перед запуском его осуществляется приведение в исходное состояние всех блоков, схем и триггеров, включаются генераторы 8 и 9, первый из которых подготавливается к формированию последовательности импульсов случайной длительности, а второй— к генерации случайных равномерно распределенных чисел, и запускается генератор 22 тактовых импульсов.

Импульс запуска через элемент ИЛИ 4 поступает на элемент 5 задержки, а через элемент ИЛИ 24 — в счетчик 27 адреса. Порядковый номер операции алгоритма через дешифратор 28 поступает на третьи установочные входы блока 1 памяти для выбора параметров как элементарной, так и логической операции (т.е. А „ или P ). На вторых информационных выходах дешифрато7 13997 ра 28 имеется сигнал в случае появления на его входах номера только логических операций (P ). Для уяснения работы устройства рассмотрим порядок

его работы при моделировании элемен5 тарных операций.

Время задержки элемента 5 задержки выбирается в зависимости от выхода на заданный режим работы генерато- 10 ров 8 и 9, а также продолжительностью записи информации, содержащейся в счетчике 27. После поступления сигнала с элемента 5 задержки на вход блока 1 памяти производится считывание данных из обеих зон в регистр 3 для моделирования первой операции. Запись в регистр 3 разрешена при наличии единичного сигнала на прямом выходе триггера 2 управления. 20

Триггер 2 переходит в единичное состояние по сигналу запуска устройства.

Кроме того, сигнал с элемента 5 задержки поступает на элемент 6 задержки, время задержки которого выбирает- 25 ся исходя из продолжительности перезаписи информации из блока 1 в регистр 3. Сигнал с выхода элемента 6 з держки поступает на вход элемента

7 задержки и на первый вход записи Зп информации - регистра 3, по этому сигналу осуществляется перезапись значений параметров моделируемой операции в генератор 8 и схему )2 сравнения. Генератор 8 начинает формирование импульсов, длительность которых определяется введенными параметрами из регистра 3, которые поступают на вход элемента 10. Величина времени задержки 7 обеспечивает надежное считывание информации из регистра 3 и перестройку генератора 8.

При поступлении сигнала с выхода элемента 7 на вход регистра 3 производится его обнуление, а при поступ- 45 ленни этого же сигнала на вход генератора 9 осуществляется выдача в схему 12 равномерно распределенного числа Х . Сигнал "Начало" с элемента

10 поступает на первый вход преобразователя 11 временной интервал-код, а сигнал "Конец" — на второй его вход, формируя код продолжительности

I временного интервала. Одновременно сигнал "Конец" дает команду на срав., нение в схеме 12 сравнения. В ней

I сравнивается случайное равномерно распределенное число Х„ со значением вероятности безошибочного вы6! 8 полнения элементарной о е Р.

1 данного типа. В том случае если

Х „» Р;, операция считается выполнен— ной безошибочно, и импульс с первого выхода схемы 12 поступает на первые входы третьего и четвертого элементов И 33 и 34. Наличие сигналов на их вторых входах определяет триггер 32 в зависимости от типа выполняемых операций. Единичный сигнал с прямого его выхода свидетельствует о необходимости моделирования логической операции, а единичный сигнал на ийверсном выходе — о моделировании элементарной операции. Первая операция, как правило, является элементарной. Поэтому единичный сигнал с триггера 32 поступает на вторые входы элементов И 34 и 35. Импульс с выхода элемента И 34 поступает через элемент

ИЛИ 37 на вход счетчика 15 для подесчета количества правильно выполненных операций и через элемент

ИЛИ 38 на вход элемента И 21. При наличии сигнала на другом входе элемента И 21, т.е. если не все опера ции алгоритма выполнены, происходит подача этого сигнала на вход элемен" та ИЛИ 4 и весь цикл работы устройства, но уже для моделирования второй операции алгоритма, повторяется., Кроме того, импульс с выхода элемента И 34 поступает на вход сумматора

14. Сумматор 14 состоит из двух блоков, в первом подсчитывается время моделирования текущей реализации, а во втором — время предыдущих успешно выполненных реализаций. Если реализация завершена успешно, то время ее моделирования просуммировано с содержимым второго блока, в противном случае, т.е. при неуспешной реализации, обнулеяется содержимое первого блока. С выхода счетчика 15 число успешных операций поступает в схему

16 сравнения, с первого выхода которой снимается noстоянный единичный сигнал до тех пор, пока не будут вы" полнены все операции алгоритма управления. Когда все операции алгоритма будут выполнены успешно, единичный импульс с второго выхода, схемы

16 сравнения поступит через элемент

ИЛИ 18 на счетчик 19 для подсчета общего числа реализаций, одновременно сигнал с выхода элемента ИЛИ 18 поступит на установочные входы счетчиков 15 и 27 и обнулит их содержимое, 9 l3 яодготовив их к подсчету операций в

Следующей реализации. Кроме того, Сигнал с выхода элемента ИЛИ 18 через пятый элемент 40 задержки, время задержки которого определяется продолжительностью обнуления счетчика 27 адреса, поступает на вход элемента

ИЛИ 4 для запуска устройства на моделирование очередной реализации . алгоритма.

В том случае если при сравнении значений в схеме 12 сравнения Х„ Р;

1 перация считается невыполненной.

9 этом случае сигнал с ее второго выхода поступает через элемент И 35 на счетчик 13 для подсчета безуспешных

Реализаций, на вход элемента ИЛИ 18 для подсчета числа реализаций, обнуления счетчиков 15 и 27 и возобновлеНия моделирования очередной реализации. Кроме того, этот сигнал на фходе сумматора 14 обнуляет содержимое первого блока времени сумматора, Затраченного на текущую реализацию, и подготавливает блок l памяти для считывания первой операции алгоритма.

При моделировании логической операции процесс моделирования не измеНяется, но изменяются порядковые

Номера следования элементарных операций при условии срабатывания логического условия.

Как только в счетчике 27 адреса

Появится номер операции, соответстВующий .логическому оператору, например Р, код числа "четыре" появится

Как на первых информационных выходах дешифратора 28 для выбора параметров этой операции в блок 1 памяти, так и íà его втором выходе, а также на первых входах группы элементов И 25.

Сигнал с второго выхода дешифратора

28 переводит триггер 32 управления из нулевого состояния в единичное (наличие "единицы" на прямом выходе и "нуля" — на инверсном). При этом

Сигнал с единичного выхода поступает на элементы И 33 и 36. Кроме того, этот сигнал через группу элементов И 25 выбирает во втором блоке

1 амяти число, соответствующее значению числа пропущенных при моделироВании операций, в случае срабатывания логического. условия, например, После срабатывания логического оператора Р необходимо пропустить операции А Ae А,, т.е. число равно

99761 l0 трем. Процесс моделирования логических операций аналогичен процессу моделирования элементарных, только в

5 схеме 12 сравнения происходит сравнение числа Х „ и Р . В случае если

Х Р;, логический оператор Р сра, батывает, т.е. принимается решение на выполнение следующей операции

А (1).При .этом появляется сигнал на первом выходе схемы 12 сравнения, которь|й через элемент И 33 поступает на вход считывания блока 30 памяти для считывания в схему 29 сравнения кода числа пропущенных операций и на вход элемента ИЛИ 37 для подсчета правильно выполненных операций в счетчике 15. После записи в схему 29 сравнения кода числа пропущенных операций постоянный сигнал появляется на ее первом выходе, который разрешает прохождение тактовых импульсов с генератора 22 тактовых импульсов. Тактовые импульсы поступа26 ют через элемент ИЛИ 24 в счетчик 27 адреса, в котором записывается порядковый номер операции. Кроме того, тактовые импульсы поступают на вход счетчика 26, с выхода которого снима"

ЗО ется код числа пропущенных операций, на второй вход схемы 29 сравнения для определения момента окончания формирования тактовых импульсов, а также через элемент ИЛИ 37 на счет35 чик 15 правильно выполненных операций, так как пропущенные операции подсчитываются в нем как правильно выполненные. При совпадении кодов числа пропущенных операций на обоих

40 входах схема 29 сравнения снимает постоянный сигнал с первого выхода, прекращая подачу тактовых импульсов, и выдает импульс с второго выхода, который через элементы ИЛИ 31 переводит триггер 32 в нулевое состояние, который готовит выходы схемы 12 сравнения к моделированию элементар-, ной операции Аа.

Импульс с выхода элемента И 33 кроме того, поступает на элемент 39 задержки, время задержки которого определяется максимальным числом пропущенных операций и продолжительностью их записи в счетчик 27 адреса. С выхода элемента 39 задержки импульс поступает на вход элемента !

ИЛИ 4 для моделирования очередной элементарной операции, в нашем слу11 !399 чае после Р— АВ, и далее процесс моделирования повторяется.

В том случае если не срабатывает логический оператор, т.е. при сравнении Х „ ) Р., сигнал появляется на

5 втором выходе схемы 12 сравнения и через элемент И 36 поступает на входы элементов ИЛИ 31 и 38 и вход элемента ИЛИ 37. С выхода элемента

ИЛИ 31 сигнал переводит триггер 32 в нулевое состояние, подготавливая устройство для моделирования следующей элементарной операции. Сигнал с выхода элемента ИЛИ 38 через элемента И 21 возобновляет моделирование очередной. операции алгоритма, а сигнал с выхода элемента ИЛИ 37 подсчитывает в счетчике 15 операцию как выполненную. Когда число реализаций 2р алгоритма достигнет требуемого числа, сигнал с выхода схемы 20 сравнения поступает на вход счетчика 13 ошибок и сумматора 14 для считывания информации в блок 17 регистрации, 25 а также переводит триггер 2 в нулевое состояние, запрещая дальнейшее моделирование. Сумматор 14 переписывает в блок 17 регистрации суммарное время моделирования всех успешных реализаций. Полученные данные в блоке 17 позволяют оценить известными методами основные характеристи,ки качества деятельности оператора.

При соединении выхода "Больше" схемы 29 сравнения с установочным входом счетчика 26, который обнулялся бы по срезу импульса схемы 29 сравнения, возможно многократное введение в логическую схему алгоритма логических условий и их выполнение в процессе моделирования.

35

Формула изобретения

Устройство для моделирования деятельности человека-оператора, содержащее первый блок памяти, регистр памяти, генератор равномерно распределенных чисел, генератор импульсов случайной длительности, дифференцирующий элемент, преобразователь временной интервал-код, три схемы сравнения, три элемента ИЛИ, первый триггер, первый элемент И, блок регистрации, счетчик ошибок, счетчик правильно выполненных операций, счетчик выполненных реализаций, сумматор и три элемента задержки, первый вход

761 12 первого элемента И является входом запуска устройства и подключен к единичному входу первого триггера, выход первого элемента ИЛИ соединен с входом первого элемента задержки, выход которого подключен к входу считывания первого блока памяти и входу в1орого элемента задержки, выход которого соединен с входом считывания регистра гамяти и входом третьего элемента задержки, выход которого подключен к входу обнуления регистра памяти и входу запуска генератора равномерно распределенных чисел, выходы которого соединены соответственно с информационными входами первой группы первой схемы сравнения, информационные входы второй группы K0Topой соединены соответственно с разрядными выходами первой группы регистра памяти, разрядные входы которого подключены соответственно к выходам первого блока памяти, а разрядные выходы второй группы регистра памяти подключены соответственно к установочным входам генератора импульсов случайной длительности, выход которого соединен с входом дифференцирующего элемента,первый выход которого подключен к входу запуска преобразователя временной интервал-код, вход останова которого и вход разрешения сравнения первой схемы сравнения соединен с вторым выходом дифференцирующего элемента, выходы преобразователя временной интервал-код подключены соответственно к информационным входам сумматора, выходы которого и разрядные выходы счетчика ошибок соединены с соответствующими входами блока индикации, разрядные выходы счетчика правильно выполненных операций подключены соответственно к информационным входам второй схемы сравнения, выход "Меньше" которой соединен с первым входом первого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, выход

"Равно" второй схемы сравнения подключен к первому входу разрешения суммирования сумматора и первому входу второго элемента ИЛИ, выход которого соединен с обнуляющим входом счетчика правильно выполненных операций и счетным входом счетчика реализаций, разрядные выходы которого соединены соответственно с информационными входами третьей схемы сравне13 13997 ния, выход "Равно" которой соединен с входами считывания сумматора и счетчика ошибок, о т л и ч а ю щ е е с я тем, что, с целью расширения функцио" нальных воэможностей за счет моделиро-" вания работы оператора при наличии в алгоритме его деятельности одного логического условия, оно дополнительно содержит второй, третий, четвертый, пятый и шестой элементы И, группу элементов И, четвертый, пятый и шестой элементы ИЛИ, четвертый и пятый элементы задержки, второй триггер, второй блок памяти, четвертую схему сравнения, счетчик адреса, счетчик пропущенных операций, дешиф,ратор, генератор тактовых импульсов, выход которого подключен к первому

Мходу второго элемента И, второй вход которого соединен с вьиодом

"Меньше" четвертой схемы сраннения. .а выход второго элемента И соединен co счетным входом счетчика пропущен"

ых операций первым входом третье- 25 го элемента ЙЛИ и первым входом чет" вертого элемента ИЛИ, второй вход ко" торого соединен с выходом первого элемента ИЛИ, выход четвертого элемента ИЛИ подключен к счетному входу ЗО счетчика адреса, разрядные выходы которого. соединены соответственно с

Первыми входами элементов И группы и

Входами дешифратора, группа выходов которого соединена соответственно с адресными входами первого блока памя35 ги, выходы элементов И группы подключены соответственно к адресным вхо дам второго блока памяти, выходы ко торого подключены соответственно к

1 первой группе информационных входов

Фетвертой .схемы сравнения, вторая

1руппа информационных входов которой

Соединен соответственно с разрядными

Выходами счетчика пропущенных операций, выход "Равно" четвертой схемы

Сравнения подключен к первому входу пятого элемента ИЛИ, второй вход которого соединен с ныходом третьего элемента И, вторым нходом третьего элемента ИЛИ и первым входом шестого элемента ИЛИ, а выход пятого элемента И соединен с нулевым входом нто. второго триггера, единичный вход которого подключен к выходу дешифpampa и вторым входам элементов И группы, инверсный выход второго триг гера соединен с первыми входами четвертого и пятого элементов И, а прямой выход — с первыми входами третьего и шестого элементов И, вторые входы четвертого и шестого элементов

И подключены к выходу "Меньше или равно" первой схемы сравнения, выход

"Больше" которой соединен с вторыми входами третьего и пятого элементов

И, выход пятого элемента И подключен к счетному входу счетчика ошибок, входу разрешения считывания перного блока памяти, второму входу второго элемента ИЛИ и установочному входу сумматора, выход четвертого элемента

И подключен к второму входу разрешения суммирования сумматора, третьему входу третьего элемента ИЛИ и второму входу шестого элемента ИЛИ, выход которого соединен с вторым входом первого элемента И, выход шестого элемента И соединен с четвертым входом третьего элемента ИЛИ, входом считывания второго блока памяти и вховходом четвертого элемента задержки, выход которого подключен к третьему входу первого элемента ИЛИ, четвертый вход которого соединен с выходом пятого элемента задержки, вход которого и вход обнуления счетчика адреса подключены к выходу второго элемента ИЛИ,выход третьего элемента ИЛИ соединен "со счетным входом счетчиka правильно выполненных one раций, а нулевой вход первого тригг ера соединен с выходом

"Равно" третьей схемы сравне— ния.

13997 61

Составитель В.Фукалов

Редактор А.Лежнина Текред А. Кравчук Корректор Г. Решетняк

Заказ 2668/50 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Проиаводственио-полиграфическое предприятие, г. Ужгород, ул. Проектная,