Устройство для фазовой синхронизации

 

Изобретение относится к цифровым системам передачи информации. Цель изобретения - повышение точности синхронизации . Устройство содержит блок 1 выделения фронтов сигнала, блок 2 задержки, преобразователь 4, регистр 5 рассогласования, интегратор 6, управляемый генератор 7, делитель 8 частоты, счетчик 9 синхроимпульсов . С целью повышения точности синхронизации введены высокостабильный генератор 3 частоты и коммутатор 10. В работе устройства предусмотрены два режима: режим измерения и режим регулировки. В режиме измерения сигналы с выхода управляемого генератора 7 поступают на счетный вход делителя 8 частоты, сигнал переполнения которого является выходным сигналом устр-ва и возбуждает счетный вход счетчика 9, который фиксирует код времени рассогласования. В случае появления сигнала посылки на входе устр-ва осушествляется переход в режим регулировки. В устр-ве операция деления заменяется операцией умножения. 2 з.п. ф-лы, 3 ил. (О

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„, 1401630

А1 (504 Н 041 7 02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3952616/24-09 (22) 11.07.85 (46) 07.06.88. Бюл. № 21 (72) В. В. Меркуль (53) 621.394.662 (088.8) (56) Авторское свидетельство СССР № 605328, кл. Н 04 1 7/06, 1972.

Авторское свидетельство СССР № 944133, кл. Н 04 1 7/06, 1982. (54) УСТРОЙСТВО ДЛЯ ФАЗОВОЙ СИНХРОНИЗАЦИИ (57) Изобретение относится к цифровым системам передачи информации. Цель изобретения — повышение точности синхронизации. Устройство содержит блок 1 выделения фронтов сигнала, блок 2 задержки, преобразователь 4, регистр 5 рассогласования, интегратор 6, управляемый генератор 7, делитель 8 частоты, счетчик 9 синхроимпульсов. С целью повышения точности синхронизации введены высокостабильный генератор 3 частоты и коммутатор 10. В работе устройства предусмотрены два режима: режим измерения и режим регулировки. В режиме измерения сигналы с выхода управляемого генератора 7 поступают на счетный вход делителя 8 частоты, сигнал переполнения которого является выходным сигналом устр-ва и возбуждает счетный вход счетчика 9, который фиксирует код времени рассогласования. В случае появления сигнала посылки на входе устр-ва осугцествляется переход в режим регулировки. В устр-ве операция деления заменяется операцией умножения. 2 з.п. ф-лы, 3 ил.

1401630

У

)Х!— где и+1 — разрядность делителя частоты; т„ — период появления сигнала на выходе управляемого генератора 7;

Изобретение относится к цифровым сис омахi передачи информации и может быть использовано в аппаратуре приема для обеспечения фазовой синхронизации.

Цель изобретения — повышение точности синхронизации путем применения высокостабильного генератора частоты.

На фиг. 1 приведена структурная электрическая схема устройства; на фиг. 2 схемы отдельных блоков устройства; на фиг. 3 — пример выполнения устройства.

Устройство содержит блок 1 выделения фронтов сигнала, блок 2 задержки, высокостабильный генератор 3 частоты, преобразователь 4, регистр 5 рассогласования, интегратор 6, управляемый генератор 7, делитель 8 частоты, счетчик 9 синхроимпульсов и коммутатор 10.

Преобразователь 4 содержит блок 11 сравнения кодов, D-триггер 12 и N элементов

2И вЂ” ИЛИ 13. Регистр 5 рассогласования содержит счетчик 14, N-входовый элемент

ИЛИ 15 и ключ 16. Блок 11 сравнения кодов содержит регистр 17, счетчик 18 и схему 19 сравнения. Ключ 16 содержит два элемента И 20 и 21 и два полупроводниковых диода 22 и 23. Коммутатор 10 содержит два элемента И 24 и 25 и схему

26 задержки.

Устройство работает следующим образом.

В работе устройства предусмотрены два режима: режим измерения и режим регулировки. В режиме измерения сигналы с выхода управляемого генератора 7, частота которого определяется потенциалом на выходе интегратора 6, поступают на счетный вход делителя 8 частоты, сигнал переполнения которого является выходным сигналом устройства и возбуждает счетный вход счетчика 9 синхроимпульсов, который фиксирует код времени рассогласования.

В случае появления сигнала посылки на входе устройства осуществляется переход в режим регулировки. Сигнал посылки поступает на вход блока 1 выделения фронтов сигнала, с выхода которого сигнал поступает на блок 2 задержки, на синхровходы D-триггера 2, счетчика 14 и регистра 17 (фиг. 2 и 3).

Осуществляется фиксация кодов фазы Х рассогласования и времени Y рассогласования.

D-триггер 12 фиксирует знак фазы рассогласования. Счетчик 14 фиксирует код фазы рассогласования, регистр 17 фиксирует инверсный код времени рассогласования.

Абсолютную величину Х можно выразить следующим образом:

Т. — период поступления одного бита информации входного сигнала;

Y — код на счетчике 9 синхроимпульсов, зафиксированный в момент появления сигнала на выходе блока 2.

Абсолютная величина приведенного фазового рассогласования

D T — " — т где тз — период сигналов на выходе высокостабильного генератора 3.

В устройстве операция деления заменяется операцией умножения. Величина Т с учетом знака Х, который определяется и+ 1 разрядом делителя 8, имеет вид

Х(2" — Y) тз, при sign Х)(1;

20 ЛТ= (2" — Х вЂ” 1) (2 — Y) тз, при sign Х=О, где sign(° ) — стандартная функция, значение которой зависит от знака сигнала на выходе блока 12.

Сигнал с выхода блока 2 поступает на делитель 8 и устанавливает на нем код 100...0.

На счетчике 9, при поступлении на него этого же сигнала, устанавливается код 000...0.

В случае наличия кода в счетчике 14, отличного от «О», на выходе элемента ИЛИ

15 устанавливается уровень логической «1», который через ключ 16 поступает на вход интегратора 6 в виде +1 или — 1, в зависимости от управляющего сигнала с выхода блока 12, поступающего на ключ 16. Сигнал на выходе интегратора в этом случае или уменьшается, или увеличивается, что приводит к изменению частоты на выходе управляемого генератора 7, на вход которого он поступает.

При наличии в регистре 17 кода, отличного от «О», блок 11 сравнения кодов фор40 мирует сигнал «О», который совместно с выходным сигналом элемента ИЛИ 15 поступает на коммутатор 10, который разрешает прохождение сигналов с выхода генератора 3 на счетчик 18. Если блок 11 формирует сиг45 нал «1» по соответствующему заполнению счетчика 18, коммутатор разрешает прохождение задержанных сигналов генератора 3 на счетчики 14 и 18, при этом первый из них уменьшает свой код, а второй— обнуляет, что вызывает повторение до тех пор, пока код в счетчике 14 не станет равным «0».

Из условия окончания режима регулировки за время периода одного бита входной информации получается следующее выражение для динамического коэффициента усиле55 ния системы регулировки частоты:

14G1630

Формула изобретения

1. Устройство для фазовой синхронизации, содержащее последовательно соединенные блок выделения фронтов сигнала, преобразователь, регистр рассогласования, интегратор, управляемый генератор, делитель частоты и счетчик синхроимпульсов, выход которого соединен с информационным входом преобразователя, вход которого объединен с входом блока задержки, выход которого соединен с входом сброса счетчика синхроимпульсов и корректирующим входом делителя частоты, выход которого является выходом устройства, входом которого является вход блока выделения фронтов сигнала, при этом информационный выход делителя частоты соединен с установочным входом преобразователя, отличающееся тем, что, с целью повышения точности синхронизации, введены последовательно соединенные высокостабильный генератор частоты и комму- 20 татор, управляющий вход, первый и второй выходы которого соответственно соединены с соответствующим выходом, счетным входом и входом сброса преобразователя, вход сброса которого объединен со счетным входом регистра рассогласования, знаковый выход которого соединен с соответствующим входом коммутатора, при этом информационный вход делителя частоты объединен с входом блока выделения фронтов сигнала, выход которого соединен с входом записи регистра рассогласования, при этом выход счетчика синхроимпульсов является инверсным.

2. Устройство по и. 1, отличающееся тем, что преобразователь выполнен в виде N элементов 2И вЂ” ИЛИ, D-триггера и блока сравнения кодов, выход которого является управляющим выходом преобразователя, входом которого являются объединенные тактовые входы D-триггера и блока сравнения кодов, информационный, счетный входы и вход сброса которого являются соответствующими входами преобразователя, выходом которого являются выходы D-триггера и М элементов 2И вЂ” ИЛИ, входы которых являются установочным входом преобразователя, при этом информационный вход D-триггера объединен с соответствующими входами каждого из элементов

2И вЂ” ИЛ И.

3. Устройство по п. 1, отличающееся тем, что регистр рассогласования выполнен в виде последовательно соединенных счетчика, N-входового элемента ИЛИ и ключа, вход и выход которого соответственно являются знаковым выходом и выходом регистра рассогласования, счетный вход и вход записи которого являются соответствующими входами счетчика, информационный вход которого и управляющий вход ключа являются входом регистра рассогласования.

1401630 кр.

Составитель А. Яврумов

Редактор A. Шандор Текред И. Верее Корректор О. Кравцова

Заказ 254!/56 Тираж 660 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035. Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4