Устройство для выполнения операций умножения и деления

 

Изобретение относится к вычислительной технике и может быть использовано для построения .модулей вычислителя, выполняющего операции умножения и деления двоичных чисел произвольной разрядности. Цель изобретения - расширение функциональных W о 1л возможностей за счет выполнения операций над дробными числами с фиксированной занятой. Устройство содержит блок I приема и выдачи, регистр 2, блок 3 суммирования, мультиплексор 4, блок 5 управления, блок 6 фор.мирования признака активности, первый 7 и второй 8 элементы 2И-ИЛИ, первый элемент И 9, элемент НЕ 10, триггер II, счетчик 12 циклов, дешифратор 13, второй 14 третий 15 и четвертый 16 элементы. И, коммутатор 17, первый 18 и второй 19 элементы ИЛИ, пятый элемент П 20, третий элемент 2И-ИЛИ 21, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 22 и шестой элемент И 23 с соответствующими связями. Устройство осун ествляет операции умножения и деления над целыми и дробными числами, выраженными в двоичной форме произвольной разрядности. 2 з. п. ф-лы, 3 ил. (Л 4 О СО О Oi

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5D 4 G 06 Г 7 52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

Ф а6 иа

ll7

Риг.1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4110395/24-24 (22) 12.06.86 (46) 15.06.88. Бк)л. ¹ 22 (72) H. М. Курахтанов, В. А. Кондрашев и В. И. Румянцев (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 817706, кл. 6 06 Е 7/52, 1979.

Авторское свидетельство СССР № 955038, кл. G 06 Е 7/52, 1980. (54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ

ОПЕРАЦИЙ УМНОЖЕНИЯ И ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано для построения модулей вычислителя, выполня1ощего операции умножения и деления двоичных чисел произвольной разрядности. Цель изобретения — расширение функциональных

SU 1403061 А1 возможностей за счет выполнения операций над дробными числами с фиксированной запятой. Устройство содержит блок 1 приема и выдачи, регистр 2, блок 3 суммирования. мультиплексор 4, блок 5 управления, блок 6 формирования признака активности, первый

7 и второй 8 элементы 2И-ИЛИ, первый элемент И 9, элемент НЕ 10, триггер 11, счетчик 12 циклов, дешифратор 13, второй 14 третий 15 и четвертый 16 элементы. И, коммутатор 17, первый 18 и второй 19 элементы

ИЛИ, пятый элемент И 20, третий элемент

2И-ИЛИ 21, элемент ИСКЛ(ОЧА1ОЩЕЕ

ИЛИ 22 и шестой элемент И 23 с соответствующими связями. Устройство осуществляет операции умножения и деления над целыми и дробными числами. выраженными в двоичной форме произвольной разрядности. 2 з. п. ф-лы, 3 ил.!

403061

Изобретение относится к вычислительной технике и может быть использовано для Ifoстроения модулей вычислителя, выполняющего операции умножения и деления двоичных чисел произвольной разряll!ocTH.

Цель изобретения — — расширение функциональных возможностей устройства за счет выполнения операции над дробными числами с фиксированной запятой.

На фиг. 1 представлена функцHQHB;ihfldH схема устройства для выполнения операций умножения и деления; на фиг. 2 — функIlHoIIH;ibIIàÿ схема блока у равления; на фиг. 3 — — функциональная схема блока приема и выдачи.

Устройство содержит блок 1 приема и выдачи, регистр 2, блок 3 суммирования, му IbTHllëåêooð 4, блок 5 управления, блок 6 формирования признака активности, первый

7 и второй 8 элементы 2И ИЛИ, первый элемент И 9, элемент НЕ 10, триггер 11, счетчик !2 циклов, «ешифратор 13, второй, третий и четвертый элементы И 14- 16, коммутатор !7, первый 18 и второй 19 элеменлгы

И;1И, пятый элемент И 20, третий элемент

2И-ИЛИ 21, элемент ИСКЛЮЧА1О1ЦЕЕ

ИЛИ 22 и шестой элемент И 23, причем первый информационный вход блока и!7иема и выда!H соединен с информационной шиной 24 первого операнда устройства, пятblй информационный вход блока 1 приема и вы«el I H ooi. lH H(II с Вхо l0!vi 25 (f 1 ) -i о 17 аз!7 яда первого операнда устройства, второй информационный Bxo«блока l приема и выдачи соединеH с входом 26 (и — 2)-го разряда первого операнда, установочный вход блока

1 приема и выдачи соединен с установочным входом блока 5 управления, первым унравляк7щим входом блока 3 суммирования, входом установки в «О» счетчика 12 циклов, входом дешифратора 13, входом установки в «1» триьчера 11, установочным входом блока 6 формирования признака активности и установочным входом 27 устройства, четвертый выход блока приема и выдачи соединен с выходной шиной 28 первого операнда устройства, третий выход блока 1 приема и выдачи соединен с выходом 29 (n — 1)-го разряда первого операнда устройства, выход второго элемента И 14 соединен с первым входом блока 5 управления и с входом-выходом 30 первого разряда первого операнда устройства, выход третьего элемента И !5 соединен с вторым входом б.,ока 5 управления и с входом-выхо„ом 31 нулевого разряда первого операнда i стройства, информационный вход регистра 2 соединен с информационной шиной 32 второго операнда устройства, второй информационный вхо« блока 3 суммирования является входом 33 переноса устройства, третий информационный вход блока 3 суммирования является входом 34 нулевого разряда второго операнда устройства, четвертый информационный вход блока 3 суммирования является входом

35 (n — 1)-го разряда второго операнда устройства, пятый информационный вход блока

3 суммирования является входом 36 (n — 2)го разряда второго операнда устройства, первый выход блока 3 суммирования является выходом 37 второ о операнда устройства, второй выход блока 3 суммирования является выходом 38 распространения переноса устройства, третий выход блока 3 cóììHрования является выходом 39 нулевого раз4Д ряда второго опсранда устройства, четвертый выход блока 3 суммирования является выходом 40 первого разряда второго операнда устройства, пятый выход блока 3 суммирования является выходом 41 (n-- ) -го разряда второго операн«а устройства, второй информационный вход мультиплексора 4 является входом 42 выдвигаемых разрядов второго операнда устройства, тактовый вход счетчика 12 циклов соединен с первым входом блока 6 формирования признака актив20 ности, третьим входом блока 5 управления и шиной 43 синхронизации устройства, выход первого элемента 2И-ИЛИ 7 соединен с вторым входом шестого элемента И 23, третьим входом элемент;I 2И-ИЛИ 21, четвертым входом блока о, нрав.icния и входом-Bbfxoдом 44 завершения операции устройства, IIBTbIH вход блока 6 формирования признака активности соединен с входом элемента

НЕ 10, третьим входом второго элемента

2И-ИЛИ 8, вторым и l ðoòbHì входами первого элемента 2И-ИЛИ 7, управляющим входом коммутатора 17, первым входом пятого элемента И 20 и входом 45 определения старшего модуля устройства, шестой вход блока 6 формирования признака активности сое«инеи с выходом четвертого элемента

И !6 и входом-выходом 46 запуска устройства, сельмой вход блока 6 формирования признака активности соединен с выходом второго элемента 2И-ИЛИ 8, четвертым входом первого элемента 2И-ИЛИ 7 и входом-выходом 47 счета устройства, выход коммутатора 17 является выходом 48 переноса из (n — 1)-го разряда устройства, выход пятого элемента И 20 соединеH с шестым информационным в:одом блока приема и выдачи и входом-выходом 49 значения разряда частного устройства, четвертый

45 информационный вход блока приема и выдачи является входом 50 первого разряда второго операнда устройства, выход 51 элемента HF 10 соединен с четвертым входом второго элемента 2И-ИЛИ 8, выход 52 триггера ll соединен с первым входом второго элемента 2И-ИЛИ 8 и с вторым входом блока 6 формирования признака активности, выход 53 нулевого разряда счетчика 12 циклов соединен с входом установки в «О» триггера 11, выход 54 (К вЂ” 2)-ro разряда счетчика 12 циклов соединен с четвертым входом блока 6 формирования признака активности, с первым входом первого элемента 2И-ИЛИ

7 и с вторым входом второго элемента 2И1403061

ИЛИ 8, выход 55 (К вЂ” 1)-го разряда счетчика 12 циклов соединен с третьим входом блока 6 формирования признака активности и с первым входом четвертого элемента И 16, выход 56 блока 6 формирования признака активности соединен с вторыми входами второго и третьего элементов И 14 и 15, управляюшим входом блока 1 приема и выдачи четвертым входом третьего элемента 2ИИЛИ 21, первым входом первого элемента

И 9 и входом запуска счетчика 12 циклов, выход 57 дешифратора 13 соединен с первым входом элемента ИЛИ 18, выход 58 дешифратора 13 соединен с вторым входом элемента ИЛИ 18, первым входом третьего элемента 2И-ИЛИ 21 и первым входом кода операции блока 1 приема и выдачи, выход 59 дешифратора 13 соединен с первым входом элемента ИЛИ 19, выход 60 дешифратора 13 соединен с вторым входом элемента ИЛИ 19 и первым входом шестого элемента И 23. выход 61 первого элемента ИЛИ 18 соединен с пятым и шестым входами второго элемента

2И-ИЛИ 8, пятым входом первого элемента

2И-ИЛИ 7, пятым входом блока 5 управления, вторым входом первого элемента И 9, восьмым входом блока 6 формирования признака активности и вторым входом кода операции блока 1 приема и выдачи, выход 62 второго элемента ИЛИ 19 соединен с шестым входом первого элемента 2И-ИЛИ 7, вторым входом четвертого элемента И 16, шестым входом блока 5 управления, вторым входом третьего элемента 2И-И IN 21, девятым входом блока 6 формирования признака активности и третьим входом кода операции блока 1 приема и выдачи, выход 63 блока 5 управления соединен с первым управляющим входом мультиплексора 4 и вторым информационным входом коммутатора 17, выходь1 64 и 65 блока 5 учправления соединены соответственно с вторым и третьим управляюгцими входами мультиплексора 4, выход 66 регистра 2 соединен с первым информационным входом мультиплексора 4, выход

67 которого соединен с первым информационным входом блока 3 суммирования, второй и третий управляющие входы которого соединены соответственно с выходами

68 и 69 блока 5 управления, выход 70 блока 3 суммирования соединен с входом-выходом 31 нулевого разряда первого операнда устройства и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22, первый вход которого соединен с выходом 71 старшего разряда регистра 2 и первым информационным входом коммутатора 17, первый 72 и второй 73 выходы блока 1 приема и выдачи соединены соответственно с первыми входами элементов И 15 и 14, выход шестого элемента И 23 соединен с третьим сдвиговым входом 74 блока 1 приема и выдачи, выход третьего элемента 2И-ИЛИ 21 соединен с вторым сдвиговым входом 75 блока 1 приема и выдачи, выход первого элемента И 9 соединен

5 !

О !

45 с первым сдвиговым входом 76 б, )Oh приема и выдачи, выход 77 элемента ИСК, 11OЧАЮЩЕЕ ИЛИ 22 соединен с вторым входом пятого элемента И 20.

Блок 5 управления образуег первый 78 и второй 79 элементы НЕ, первый, второй и третий триггеры 80 — 82, элемент И 83, первый. второй и третий элементы 2И-N.|1N

84- 86, элемент 3И-ИЛИ 87 и элемент 5ИИЛИ 88 с соответствую1цими связями.

Блок 1 приема и выдачи содержит регистр 89, элемент И 90, группу 91 элементов

И, а также первый 92 и второй 93 элементы

2И-ИЛИ с соответствуюшими связями, Устройство работает следуюгцим образом.

Г1ри умножении дробных чисел загрузка множимого и множителя происходит через входы 32 и 24 соответственно в регистр 2 и блок 1. Код микрооперации декодируется дешифратором 13, выдаюшим сигнал «!» на выход 58.

По сигналу «Установка», поступакнцему на вход 27, устройство переводится в исходное состояние. Этот сигнал сбрасывает счетчик 12 циклов, устанавливает в «1» триггер 11 и переводит блоки 5 и 6 в исходное состояние.

Единичное значение триггера 11 в старшем модуле проходит через элемент 2ИИЛИ 8 и выдается на выход 47 как сигнал запуска счетчика 12 циклов. Сигнал запуска поступает на вход 46 младшего модуля, разрешает подачу синхроимпульсов на шестой вход блока 6 формирования признака активности модуля и устанавливает на его выходе единичный сигнал. Триггер 11 сбрасывается при единичном значении сигнала переноса из нулевого разряда счетчика 12 на выходе 53. При единичном значении признака активности разрешается работа счетчика 12 циклов, отсчитывающего по синхроимпульсам число циклов алгоритма умножения. В активном модуле через элемент И 9 в каждом цикле на вход 76 блока 1 подается сигнал сдвига множителя в регистре 89 блока 1 вправо на два разряда. Значения двуx младших разрядов регистра 89 выдаются через элементы И 14 и 15 на выходы 30 и 31.

Если модуль не активен, то сдвиг содержимого регистра 89 не происходит и значения его младших разрядов не выдаются.

Значения двух младших выдвинутых разрядов множителя с выходов элементов И 14 и 15 активного модуля поступают с выходов

30 и 31 в блок 5 для анализа во всех модулях.

По значению этих сигналов и с учетом возможных переносов из предыдущих пар разрядов в каждом модуле из блока 5 выдается управляющий сигнал на один из выходов

63 — 65. По единичному значению сигнала на выходе 63 множимое из регистра 2 поступает в блок 3 через мультиплексор 4 в обратном коде. Одновременно через коммутатор 17 в старшем модуле на его выход 48!

403061 распространения переноса Выдастся сигнал

«1», иоступаю1ций через вход 33 переноса ня вход мляди1его разряда сумматора блока 3 В млядигем модуле как входной перенос.

Во всех остальных случаях старший модуль

Выдаст на выход 48 сигнал «О».

llo единичному значению си..нала иа выходс 64 множимое передается В блок 3 в прямом коде, а ио единичному значению сигнала иа выходе 65 множимое поступает в олок 3 в прямом коде со сдвигом влево на один разряд. В этом случае старший разряд множимого из регистра 2 каждого модуля, кроме старшего, через коммутатор 17 выдается на выход 48 и поступает на в: од 42 более старшего модуля. В младшем модуле этот разряд заполняется нулем, постуиивсиим с его входа 42. Если иа всех выходах 63 — 65 присутствует сигнал «О», то в блок 3 во всех модулях передается код «О». В первом цикле

В блоке 3 множимое складывается с кодом «О».

llo единичному значению сигнала на выходе 69 блока 5 каждого модул» полученное частичное произведение сдвигается в регистре блока 3 вправо на два рязр»да. Одновременно производится сдвиг множителя в регистре 89 блока вправо иа два разряда

В активном модуле. Младшие два разряда содержимого регистра блока 3 выдаю гся

В каждом модуле на выходы 39 и 40.

Знячс. ни» этих двух рязр>1, сов с Выходов 39 и 40 младшего модуля (очередные два разряда младшей половины произведения) иоступакп через входы 26 и 50 на входы старших двух разрядов схемы с,,вига регистра 89 блока 1 активного модуля и заполняют освободившиеся ири сдвиге разряды регист ра 89.

В других модулях сигналы с выходов 39 и 40 поступают через входы 36 и 35 на входы старших разрядов схемы сдвига блока 3 более младшего модуля и заполняют освободившиеся при сдвиге старшие разряды.

В старшем модуле эти разряды:1аполняются значением знака частичного произведения.

По истечении очередных (K --2) циклов с выхода 54 переноса (К -2) -го разряда счетчика 12 циклов активности модуля, если он не старший, выдается единичный сигнал, посгуиающий на четвертый вход блока 6.

К этому времени все разряды множителя в активном модуле оказыва1отся выдвинутыми из регистра 89 блока 1, а вместо них в регистре 89 сформированы >z разрядов млади1ей половины произведения.

Одновременно этот сигнал выдается через элемент 2И-ИЛИ 8 на выход 47 счета и поступает через вход 46 запуска соседнего более старшего модуля на вход его блока 6, переводя модуль в активное состояние.

После формирования последних и разрядов младшей половины произведения в старшем модуле единичный сигнал с выхода 54 счетчика 12 проходит через элемент 2ИИЛИ 7 на входы 44 всех модулей и воспринимается как сигнал завер1иения операции.

Этот сигнал поступает в каждом модуле в блок 5. По этому сигналу выполняется коррекция старшей половины произведения в блоках 3 всех модулей.

После коррекции результат умножения дробных чисел ио единичному значению

0 сигнала на выходе 68 блока 5 и на выходе 75 элемента 2И-ИЛИ 21 сдвигается влево на один разряд. Для осуществления операции сдви1а влево на один разряд содержимого регистра 89 блока 1 сразу во всех модулях выход 29 (n — 1)-го старшего разряда первого операнда младшего модуля соединен с входом 25 блока более старшего модуля.

После сдвига влево на один разряд результат операции умножения дробных чисел считывается с выхода 28 (младшая половина произведения) и с выхода 37 (старшая половина произведения).

Операция деления дробных чисел осуществляется в два этапа.

На первом этапе во всех модулях в блок 3 через регистр 2 и мультиплексор 4 с входа 32 загружается стар:иая половина делимого. г(а втором этапе через входы 24 и 32 всех модулей загружак>тся параллельно в регистр 89 блока 1 и в регистр 2 соответственно млад1иая половина делимого и делитель.

Деи1ифратор 13 выдает сис»1ал «1» на Вы30 ход 60

Сигнал «Устанс1вка» с входа 27 каждого моду.1я сбрасывает в «О» счетчик !2 циклов, устанавливает в «1» триггер 11 и переводит блоки 5 и 6 В исходное состояние.

Единичное значение сигнала на выходе 52 триггера 11 в старшем модуле разрешает прохождение синхроим пульсов на шестой вход блока 6 формирования признака активности, устанавливающего на его выходе единичный сигнал, т. е. старший модуль переходит в активное состояние и запускается его с1етчик 12 циклов.

В активном модуле при делении через элемент 2И-ИЛИ 2! на вход блока 1 выдаетс» в каждом Б,иклс сигнал сдвига Влево на один разряд содержимого регистра 89 блока 1.

В первом цикле по единичному значению сигнала на выходе 63 блока 5 через мультиплексор 4 в блок 3 подается обратный код делителя. который складывается со старшей половиной делимого. Одновременно, как и при умножении, на выход 48 старшего модуля подается единичный сигнал с выхода 63 через коммутатор 17. Во всех остальных циклах на выход 63 или 64 блока 5 выдается единичный сигнал в зависимости от знака предыдущего частичного остатка, поступаю>.> щего с выхода 70 блока 3 старшего модуля на входы 31 всех модулей.

Знак частичного остатка в каждом модуле поступает с выхода 70 блока 3 на вход

1403() 6 !

Фор.и(!.1и изо(>р(т(ни.ч элемента ИСКЛ ЮЧАЮЩЕЕ ИЛИ 22 для сравнения со знаком делителя. После сравнения на выходе 77 элемента ИСКЛ!Ос!А1ОЩЕЕ ИЛИ 22 появляется значение очерелного разряда частного. В сгыршем молулс это значение выдается на выход 49 устройства.

После вычисления очередного частичного остатка содержимое блока 3 сдвигаешься 1н> единичному значению сигнала на выходе 68 блока 5 влево на один разряд в каждом модуле. При этом сигнал с выхода блока 3 выдается на выход 41 устройства, соединенного с входом 34 нулевого разряда cocc;iHcr o более старшего модуля, и заполняет освободившийся при сдвиге младший разряд в блоке 3 суммирования.

В младшем модуле на вход 34 блока 3 поступает сигнал с выхода 29 регистра 89 блока активного модуля. В младший разряд регистра 89 активного модуля при его сдвиге влево записывается очередной разряд частного, поступающий с выхода 49 из старшего модуля.

Г!о истечении очередных (и†!) циклов с выхода 55 переноса (К в !)-го разряда счетчика 12 выдается единичный сигнал.

Этот сигнал поступает на вход блока 6 и сбрасывает признак активности модуля.

К этому времени все разряды младшей половины делимого в активном модуле оказываются выдвинутыми из регистры 89 блока 1 в блок 3 младшего модуля, а вместо них в регистре 89 сформированы очередные и разрядов частного.

Одновременно со сбросом признака активности сигнал с выхода 55 счетчика 12 через элемент И !6 выдается на выход 46, соединенный с входом 47 соседнего более младшего модуля, и переводит модуль в активное состояние.

После формирования последних и разрядов частного из младшего модуля выдается на его выход 46 сигнал, поступаюцьии через вход 47 старшего. модуля и через элемент

2И-ИЛИ 7 на выход 44 завершения операции стар )пего модуля.

Сигнал с выхода 44 старшего модуля поступает на входы 44 всех модулей и Воспринимается как сигнал завершения операций. По этому сигналу производится при необходимости коррекция остатка в блоке 3 всех модулей.

После коррвкции по единичному значению сигнала на выходе 74 элемента И 23 происходит сдвиг частного в блоках 1 всех модулей вправо на один разряд.

Результат операции деления дробных чисел считывается с выхода 28 из блока 1 (частное) и с выхода 37 блока 3 (остаток).

Таким образом, в устройстве выполняются операции умножения и деления не только целых, но и дробных чисел, что расширяет его функциональные возможности.

5 !

О !

ЗО

55! . ) С ГРОИС1 Во,i. IH 13hlll(л1НС HIIH 011 РЫЦИН

x м ножен ия и деления, со.(с ржы)цее t),н)к ирис мы и выдачи, регистр, блок суммпр(н)ыния, мул ьтип,)еKcор, Олок \ Il() I B.I(. н и я, б 10к формирования признак» активности, первый и второй элем HThl 2И-11ЛИ, с псрв(п.() HO

Hl(ñòîé элементы И, элемент 111=, трип ер, счетчик циклов, лс(пнфрытор Il коммутатор, причем первый информационный Вхс)л блок» приема и выдачи соединен с информыциоп—

НоН шиной первого опер»нда устройств», второи информ»1(ионныи В;ол блок» приемы и Выдачи являегся ВxoTOx) (и — -2) -го разряды первого операнда устройства, (гле и — разрядность опер»и 10В), первый слвиговый вход блока приема и выдачи соединсн с Bhl колом первого элемента 11, первый Bx0;I, h0торого соединен с Выходом блока форм:)рования признака активно 1п и Входом запуск» счет чика циклов, установочный в.(од блок» приема и выдачи с(>слинеH с установс>чным входом блока управления, первым управляющим Входом блока суммирования, Вх0лом установки в «О» счетчика циклов, входом дешифратора, входом установки в «1:> тр»ггеры, установочным входом блока формироВсl н и я признака акти В ности и с vcTB HOBO I H bi)I входом устройства, первый и второй Hblxo;Ihi блока приема и выла (и соединены соответственно с первых;и Входами второг0 и трстhсго элементсн3 И, вторые входы которых соединены с выхолом блока формированн 1 признака активности, третий выход блок» приема и выдачи является выходом (и -!)го разряда первого операнда устройств», четвертый Выпхол блока приема и выдачи является выходом первого операнда устройстВ», выход ВтОрО! элемента И соединен с первым входом блока управления и является входом-выходом первого разряда первогo операнда устройства, Bblxolj третьего элемента И соединен с вторым Bxo„1oxI блока управления и является входомвыходом нулевого разряда первого операнда устройства, информационный вход регистра соединен с информационной шиной второго операнда устройств», выход регистра coe;»Iнен с первым информационным входом мультиплексора, выход старшего разряда реп)стра соединен с первым информационным Входом коммутатора. первый информационный вход блока суммирования соединен с выходом мультиплексора, второй информационный вход бока суммирования является Вх0дом переноса устройства, третий информационный Вход блока суммирования является входом нулевого разряда второго операнда устройства, четвертый информационный вход блока суммирования является входом (n — 1) -го разряда второго операнда устройства, пятый информационный вход блока суммирования является входом (n — 2) -го разряда второго операнда устройства, пер1О вый выход блока суммирования является выходом второго операнда устройства, второй выход блока суммирования является выходом распространения переноса устройства, третий выход блока суммирования является выходом нулевого разряда второго операнда устройства, четвертый выход блока суммирования является выходом первого разряда второго операнда устройства, пятый выход блока суммирования является Bblxoдом (n — 1) -го разряда второго операнда устройства, второй информационный вход мультиплексора является входом выдвигаемых разрядов второго операнда устройства, первый управляющий вход мультиплексора соединен с первым выходом блока управления и с вторым информационным входом коммутатора, второй и третий управляющие входы мультиплексора соединеllbl соответственHо с вторым и третьим вы%одами блока управления, чствсpTbl H и пятыш Выходи! Которого соединены соответственно с вторым и третьим управляю!ними входами блока суммирования, третий вход блока управления соединен с тактовым входом счетчика циклов, первым входом блока формирования признака активности и с шиной синхронизации устройства, четвертый вход блока управления соединен с выходом первого элемента 2И-ИЛИ и является входом-выходом завершения операции устройства, второй вход блока формирования признака активности соединен с выходом три!чсра и с первым входом второго элеме!гга 2И-ИЛИ, третий вход блока формирования признака активности соединен с выходом (К--1) -го разряда счетчика циклов (где К вЂ” разрядность счетчика) и с первым входом четвертого элемента И, четвертый вход блока формирования признака активности соединен с выходом (К- — 2)-го разряда счетчика циклов, с первым входом первого элемента 2ИИЛИ и с вторым входом второго элемента

2И-ИЛИ, пятый вход блока формирования признака активности соединен с входом элемента НЕ, третьим входом второго элемента

2И-ИЛИ, вторым и третьим входами первого элемента 2И-ИЛИ, управляющим входом коммутатора, первым входом пятого элемента И и является входом определения старшего модуля устройства, шестой вход блока формирования признака активности соединен с выходом четвертого элемента И и является входом-выходом запуска устройства, седьмой вход блока формирования признака активности соединен с выходом второго элемента 2И-ИЛИ, четвертым входом первого элемента 2И-ИЛИ и является входом-выходом счета устройства, выход ком мутатора является выходом переноса из (n — 1) -го разряда устройства, выход элемента НЕ соединен с четвертым входом второго элемента

2И-ИЛИ, вход установки в «0» триггера соединен с выходом нулевого разряда счет5

1G

55 чика циклов, а выход пятого элемента И является входом-выходом значения разряда частного устройства. отпича!ощееся тем, что, с целью расширения функциональных возможностей за счет выполнения операций над дробными числами с фиксированной запятой, в него введены первый и второй элементы ИЛИ, тре ий элемент 2И-ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход первого элемента ИЛИ соединен с первым выходом дешифратора, второй вход первого элемента ИЛИ соединен с вторым выходом дешифратора, первым входом третьего элемента 2И-ИЛИ и с первым входом кода операции блока приема и выдачи, выход первого элемента ИЛИ соединен с пятым и шестым входами второго элем" нта

2И-ИЛИ, пятым входом первого элемента

2И-ИЛИ, пятым входом блока управления, вторым входом первого элемента И, восьмым входом блока формирования признака активности и с вторым входом кода операции блока приема и выдачи, первый вход второго элемента ИЛИ соединен с третьим выходом дешифратора, второй вход второго элемента

ИЛИ соединен с четвертым выходом дешифратора и с первым входом шестого элемента

И, выход второго элемента ИЛИ соединен с шестым входом первого элемента 2И-ИЛИ, вторым входом четвертого элемента И, шестым входом блока управления, вторым входом третьего элемента 2И-ИЛИ, девятым входом блока формирования признака активности и с третьим входом кода операции олока приема и выдачи, второй вход шестого элемента И соединен с третьим входом третьего элемента 2И-ИЛИ и является входомвыходом завершения операции устройства, выход третьего элемента 2И-ИЛИ соединен с вторым сдвиговым входом блока приема и выдачи, выход шестого элемента И соединен с третьим сдвиговым входом блока приема и выдачи, четвертый вход третьего элемента 2И-ИЛИ соединен с выходом блока формирования признака активности и с, иравляющим входом блока приема и выдачи, третий информационный вход которого вляется входом-выходом нулевого разряда первого операнда устройства, четвертый информационный вход блока приема и выдачи является входом первого разряда второго операнда устройства, пятый информационный вход блока приема и выдачи является входом (n — -1 j -го разряда первого операнда устройства, шестой информационный вход блока приема и выдачи соединен с выходом пятого элемента И. второй вход которого соединен с выходом элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом старшего разряда регистра, а второй вход элемента ИСКЛЮЧАЮЩEE ИЛИ соединен с шестым выходом блока суммирования и вторым входом блока управления.

1403061

2. Устройство l10 п. 1, отличающееся тем, что блок управления содержит первый и второй элементы НЕ, первый, второй и третий триггеры, элемент И, первый, второй и третий элементы 2И-ИЛИ, элемент ЗИИЛИ и элемент 5И-ИЛИ, причем входы установки в «О» первого, второго и третьего триггеров соединены и являются установочным входом блока управления, вход первого элемента НЕ соединен с первым входом первого элемента 2И-ИЛИ, первым входом элемента 5И-ИЛИ, первым входом второго элемента 2И-ИЛИ и является первым входом блока управления, вход второго элемеHта НЕ соединен с информационным входом первого триггера, вторым и третьим входами первого элемента 2И-ИЛИ, вторым и третьим входами элемента ЗИ-ИЛИ, с вторым входом второго элемента 2И-ИЛИ и является третьим входом блока управления, вход синхронизации первого триггера соединен с входом синхронизации третьего триггера и является третьим входом блока управления, информационный вход второго триггера соединен с первым входом третьего элемента

2И-ИЛИ и является четвертым входом блока управления, четвертый и пятый входы элемента ЗИ-ИЛИ обьединены и соединены с вторым, третьим и четвертым входами элемента 5И-ИЛИ, третьим и четвертым входами второго элемента 2И-ИЛИ, вторым входом третьего элемента 2И-ИЛИ, первым входом элемента И и являются пятым входом блока управления, шестой вход элемента ЗИ-ИЛИ соединен с пятым входом элемента 5И-ИЛИ, третьим входом третьего элемента 2И-ИЛИ и является шестым входом блока управления, выход первого элемента НЕ соединен с седьмым входом элемента ЗИ-ИЛИ, шестым входом элемента

5И-ИЛИ и пятым входом второго элемента

2И-ИЛИ, выход второго элемента НЕ соединен с седьмым и восьмым входами элемента

5И-ИЛИ и шестым входом второго элемента

2И-ИЛИ, прямой выход второго триггера соединен с девятым и с десятым входами элемента 5И-ИЛИ, прямой выход первого триггера соединен с восьмым входом элемента ЗИ-ИЛИ и одиннадцатым входом элемента 5И-ИЛИ, инверсный выход второго триггера соединен с девятым, десятым и одиннадцатым входами элемента ЗИ-ИЛИ, с двенадцатым и тринадцатым входами элемента 5И-ИЛИ, с седьмым и восьмым входами второго элемента 2И-ИЛИ, с четвертым входом третьего элемента 2И-ИЛИ и с вторым входом элемента И, инверсный выход первого триггера соединен с четырнадцатым и пятнадцатым входами элемента 5И-ИЛИ, информационный вход третьего триггера соединен с выходом первого элемента 2И-ИЛИ прямой выход третьего триггера соединен с двенадцатым входом элемента ЗИ-ИЛИ, с шестнадцатым и семнадцатым входами

50 тый вход второго элемента 2И-ИЛИ является третьим информационным входом блока, пятый вход второго элемента 2И-ИЛИ является четверть м информационным входом блока, пятый вход первого элемента 2ИИЛИ является пятым информационным входом блока, шестой вход первого элемента

2И-ИЛИ является шестым информационным входом блока, выход нулевого разряда регистра является первым выходом блока, выход первого разряда регистра является вторым выходом блока, выход (n — 1) -го разряда регистра соединен с вторым входом элемента И, выход которого является третьим выходом блока, остальные выходные разряды регистра соединены соответственно с вторыми входами элементов И блока элементов И, выходы которых являются четвертым выходом блока приема и выдачи, элемента 5И-ИЛИ н с девятым входом второго элемента 2И-ИЛИ, инверсный выход третьего триггера соединен с тринадцатым входом элемента ЗИ-ИЛИ, с восемнадцатым

5 девятнадцатым и двадцатым входами элемента 5И-ИЛИ, с четвертым входом первого элемента 2И-ИЛИ и с десятым входом второго элемента 2И-ИЛИ, выход элемента ЗИИЛИ является первым выходом блока выработки управляющих сигна10B, выход элемента 5И-ИЛИ является вторым выходом блока выработки управляющих сигналов, выход второго элемента 2И-ИЛИ является третьим выходом блока управления, выход третьего элемента 2И-ИЛИ является четвертым вы15 ходом блока управления, выход элемента И является пятым выходом блока управления.

3. Устройство по и. l. отличающееся тем, что блок приема и выдачи содержит регистр, элемент И, группу элементов И и первый и второй элементы 2И-ИЛИ, причем информационный вход регистра является первым информационным входом блока, вход (n — 2)го разряда регистра является вторым информационным входом блока, первый управляющий вход регистра является первым сдвиговым входом блока, первые входы группы элементов И объединены и являются установочным входом блока, первый вход первого элемента 2И-ИЛИ является первым входом кода операции блока, первый вход второго элемента 2И-ИЛИ является вторым

3Q входом кода операции блока, второй вход первого элемента 2И-ИЛИ является третьим входом кода операции блока, второй управляюгций вход регистра соединен с первым входом элемента И, третьим входом первого элемента 2И-ИЛИ и является вторым сдви35 говым входом блока, третий управляющий вход регистра соединен с вторым входом второго элемента 2И-ИЛИ и является третьим сдвиговым входом блока, четвертый вход первого элемента 2И-ИЛИ соединен с третьим входом второго элемента 2И-ИЛИ и является управляющим входом блока, четвер1403061 !

14 выход первого элемента 2И-ИЛИ соединен с (и — 1) -м разрядом информационного входа регистра, выход второго элемента 2ИИЛИ соединен с первым разрядом информационного входа регистра.

140306!

7475 ж б

Составитель В. Гусев

Редактор Л. Огар Техред И. Верее Коррсктор М. 1!!аропш

Заказ 286! /40 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по дс.гам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушска H ни6., д. 4 5

Гlроизводственно-полиграфицеское предприятие, г. У к Ород. lë. 1!росктная, 4