Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть применено для быстрого вьтолнения операций умножения и деления чисел. Целью изобретения является расширение функциональных возможностей за счет выполнения наряду с операцией умножения операции деления чисел. Устройство Содержит блоки вычисления частных значений произведения, буферные регистры первой и второй групп, коммутаторы первой и второй групп, блок суммирования, регистр, сумматор, блок деления усеченных чисел и два коммутатора с соответствующими связями , 1 з.п. ф-лы, 3 ил. о

972 А1

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И1 дц 4 G 06 F 7/52 и, ИЛи

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4170337/24-24 (22) 30. 12 ° 86 (46) 30.05.88. Бюл. У 20 (72) А. Г. Батюков, В. Н.Заблоцкий, А. А. Самусев, В. Е. Спасский и А, А, Яостак (53) 681 . 325 (088.8) (56) Авторское свидетельство СССР

У 1282117, кл. G 06 F 7/52, 1985. . Авторское свидетельство СССР

888109, кл. G 06 F 7/52, 1978.

Авторское свидетельство СССР

Р 1038936, кл.G 06 F 7/52, 1982.

Авторское свидетельство СССР

9 1032453, кл.G 06 F 7/52, 1981. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть применено для быстрого выполнения операций умножения и деления чисел. Целью изобретения является расширение функциональных возможностей эа счет выполнения наряду с операцией умножения операции деления чисел. Устройство содержит блоки вычисления частных значений произведения, буферные регистры первой и второй групп, коммутаторы первой и второй групп, блок суммирования, регистр, сумматор, блок деления усеченных чисел и два коммутатора с соответствующими связями. 1 з.п. ф-лы, 3 ил.

1399729

Изобретение относится к вычислительной технике и может быть применено для быстрого выполнения операций умножения и деления чисел (осо5 бенно эффективно его использование в качестве элементной базы больших и сверхбольших интегральных схем).

Цель изобретения — расширение функциональных возможностей устройства за счет выполнения операции деленияя., На фиг. 1 приведена структурная схема устройства для умножения; на фиг. 2 — структурная схема блока суммирования; на фиг. 3 — структур1<ая схема блока деления усеченных присел.

Устройство (фиг ° 1) содержит ш

f(-разрядных блоков 1„ -l вычисления астных значений произведения, m

-разрядных буферных регистров 2,-2щ первой группы, m К-разрядных буферных регистров 3, -3,„ второй группы, ш К-разрядных коммутаторов 4,-4,„ 25 первой группы, m К-разрядных коммутаторов 5<-5<, второй группы, блок 6 суммирования, регистр 7, сумматор 8, блок 9 деления усеченных чисел, первый 10 и второй 11 коммутаторы, вход 30

12 множимого устройства, включающий

tel входов 12„ — 12 К-разрядных групп разрядов множимого, вход 13 множите,<1я устройства, вход 14 коррекции устройства, вход 15 константы устройтва, вход 16 логического нуля уст< ойства, вход 17 младших разрядов

Делимого, первый вход 18 задания ре-!

Мима устройства, вход 18 входа 18 устройств а, второй вход l 9 задания режима устройства, выход 20 младшей части праиэведения устройства, выход

21 старшей части произведения устройства, образованный К-разрядными ! выходами 21, -21„„ первой группы и г

K-разрядными выходами 21, -21 в торой

r ðóïïû, выход 22 цифр частного устройства, выходы 23, -23, К старших разрядов результата блоков 1< -1 вычисления частных значений произведения соответственно, выходы 24„-24,„

К младших разрядов результата блоков 1, -1 вычисления частных значений произведения соответственно, выходы 251< (1 = 2,3,4,. ° .,m) младшего разряда 1-ro и выходы К-1 старших разрядов (1+1)-го буферных регистров 2 первой группы, выходы 26 младщего разряда i-ro и <ыходы К-1 старших разрядов (i+1)-го буферных регистров 3 второй группы, входы 27 разрядов первого слагаемого сумматора 8, входы 28 разрядов второго слагаемого сумматора 8, выходы 29 младших разрядов сумматора 8, выход

30 старшего разряда сумматора 8, выходы 31 разрядов блока 9 деления усеченных чисел, выходы 32 старших разрядов блока 9 деления усеченных чисел, выходы 33 первого коммутатора

1О, выходы 34 младших разрядов первого коммутатора 10, выходы 35 старших разрядов второго буферного регистра 2 первой группы, выходы 36 старших разрядов первого буферного регистра 3, второй группы, выход 37 блока 6 суммирования, выходы 38 разрядов регистра 7, выходы 39 младших разрядов регистра 7 и входы 40 старших разрядов входа 12 множимсго устройства, Блок 6 суммирования образуют (фиг. 2) первый 41 и второй 42 сумматоры, причем вход 43 переноса первого сумматора 41 подключен к входу логической единицы устройства.

Блок 9 деления усеченных чисел содержит (фиг, 3) узел 44 формирования дополнительного кода, узел 45 вычисления обратной величины, узел

46 умножения, выход 47 узла 44 и выход 48 узла 45.

Блоки 1<-1 предназначены для формирования частных значений произведения и все работают аналогично.

Рассмотрим работу блока 1 . В нем осуществляются умножение значения

i-й К-разрядной группы разрядов множимого, поступающей на входы множимого блока 1„ с входов 12; входа 12 множимого устройства, на значение

К-разрядного кода, образованного на выходе 33 первого коммутатора !О и поступающего на входы множителя блока 1,, а также прибавление к значению К младших разрядов получившегося при этом 2К-разрядного произведения значений двух К-разрядных слагаемых: первое слагаемое поступает на входы блока 1, с выхода коммутатора 4, первой группы, а второе слагаемое подается на входы блока 1; с выхода коммутатора 5; второй группы. На выходах блока 1; вычисления частных значений произведения образуется 2К-разрядный результат, значение К старших

1399729

Совокупность i-ro блока 1 вычисления частных значений произведения, i"ãî буферного регистра 2 первой группы, i-го буферного регистра 3 второй группы, i-ro коммутатора 4 первой группы и i-ro коммутатора 5 второй группы может быть выполнена в виде единого модуля °

В блоке 6 осуществляется суммирование хранимых в буферных регистрах 2 и 3, зчачений старших разрядов двухрядного кода текущего остатка, которые при сдвиге текущего остатка на К-1 разряд в сторону младших разрядов не могут быть обработа45

55 разрядов которого подается на информационные входы буферных регистров

2, первой группы с выходов 23 блока

1, а значение К младших разрядов

1 5 этого результата поступает на информационные входы буферного регистра

3 второй группы с выходов 24i блока 1;, Каждый иэ блоков 1, — 1,„ вычисления частных значений произведения может быть реализован так же, как в известном устройстве, или, например, на базе серийно выпускаемого

БИС-умножителя KI8008PI °

Коммутаторы 4, -4 первой группы предназначены для передачи информации с выхода буферных регистров 2 2 первой группы на входы первого слагаемого блоков 1, — 1, вычисления частных значений произведения либо 2О со сдвигом на К разрядов вправо (в сторону младших разрядов) при выполнении в устройстве операции умножения, либо со сдвигом влево на К-1 разряд при выполнении в устройстве 25 операции деления. Они работают под воздействием двух сигналов, поступающих на их управляющие входы с входа 19 устройства, Если на вход 19 устройства не подается ни один из сигналов, то на выходах коммутаторов

4,-4 образуется нулевой код. Аналогичны по построению и в работе коммутаторы 5< -5 второй группы. Однако они осуществляют передачу информации

35 с выходов буферных регистров 3, -3 второй группы на входы второго слагаемого блоков 1, -1,„ вычисления частных значений произведения или со сдвигом вправо на К разрядов при реализации в устройстве операции умножения, или со сдвигом влево на К-1 разряд при выполнении в устройстве операции деления. ны с помощью суммирующих цепей блока 11 . В блок 6 через входы е-.о первой группы поступает и значение младших разрядов кода, образованного на выходах 34 первого коммутатора 10.

Таким образом вводится коррекция в значение произведения при умножении в устройстве модуля дополнительного кода отрицательного множимого на модуль прямого кода положительного мно- жителя, Минимальная разрядность суммирующих цепей блока 6 равна двум, максимальная — К-1 ° Предполагается, что в- блоке 6, показанном на фиг. 2 на выходы 34 первого коммутатора IO подается инверсное значение младших разрядов кода, образованного на его выходах 33. Для преобразования зтого обратного кода в дополнительный на вход переноса первого сумматора 41 блока 6 подается потенциал логической единицы, Сумматор 8 осуществляет преобразо- . вание к однорядному коду, например, K%5 старших разрядов (два разряда расположены слева от запятой, остальные разряды — справа от запятой) двухрядного кода текущего остатка, хранимого в регистре 6 и в буферных регистрах 2 -2, 3, -3 . На выходах

23 разрядов сумматора 8 образуется значение К+4 старших разрядов (один разряд слева от запятой, остальные справа от запятой) однорядного кода текущего остатка, а на выходе 30 формируется значение старшего из двух расположенных слева от запятой 1 аэрядов однорядного кода текущего остатка.

В блоке 9 осуществляется деление значения старших разрядов одноряд" ного кода текущего остатка, сформированного на выходах 29 младших разрядов сумматора 8 по значению старших разрядов двухрядного кода текущего остатка, на значение старших разрядов делителя, поступающее на входы делителя блока 9 с входом 40 старших разрядов входа 12 множимого устройства. В результате на выходах

31 блока 9 формируется значение К очередных цифр частного, которое (за исключением случая, когда, на выходе 30 старшего разряда сумматора 8 образован сигнал логической единицы) либо равно истинному значению К цифр частного, либо меньше его на единицу младшего разряда с весом 2

Блок 9 может быть реализован различ1399729 ными методами и средствами. На фиг. 3 показан один из вариантов реализации блока 9, в котором деление усеченных чисел осуществляется умножением значения малоразрядного делимого на

5 значение старших разрядов обратной ,величины малоразрядного делителя.

В этом случае на входы делимого блока 9 достаточно подавать К+4 старших,10 разрядов (один разряд расположен слева от запятой, остальные — справа) однорядного кода текущего остатка с выходов 29 сумматора 8, на выходы делителя блока 9 — К+3 старших раз15 рядов делителя (все разряды расположены справа от запятой), а на выходах 48 узла 45 вычисления обратной величины должно формироваться значе-! ние К+2 старших разрядов обратной величины (один разряд — слева от за,пятой, остальные разряды — справа ,от запятой), На выходах 31 старших разрядов узла 46 умножения формируется при этом значение очередных

К цифр частного.

Первый коммутатор 10 в зависимости от значения управляющих сигналов, поступающих на его второй управляю" щий вход с входа 18 устройства, выполняет следующие действия: либо передает на свои выходы 33. значение

К цифр частного, образованное на выходах 31 блока 9, либо передает на свои выходы 33 значение только старших разрядов К цифр частного, сформированное на выходах 32 блока 8, с одновременным заполнением младших разрядов нулями с входа 1 6 устройства, либо осуществляет передачу на выходы 33 значения константы 000...

ii 40

01" с входа 15 устройства или значения К цифр множителя с входа 13 уст" ройства. При этом если на выходе 30 старшего разряда сумматора 8 обра-. зования сигнал логической единицы, то первые два действия не выполняются и на выходах 33 коммутатора 10 образуется нулевой код.

Второй коммутатор 11 передает на свои выходы либо содержимое регистра 7, либо значение информации, поступающей на вход 14 коррекции устройстваа.

Устройство (фиг. 1) может работать в двух режимах: в режиме умножения 55 чисел и в режиме деления чисел. Ðàñсмотрим работу устройства в режиме умножения чисел.

Пусть в исходном состоянии на вход 12 множимого устройства подан и-разрядный код множимого, состоящий из m групп по К разрядов в каждой, а на входе !3 устройства присутствует значение К младших разрядов и-разрядного кода множителя, В первом такте в устройстве про" изводятся следующие действия: с разрешения сигналов на входе 18 устройства на выходы 33 первого коммутато" ра 10 с входа 13 устройства поступает значение К младших разрядов множителя, которое далее подается на входы множителя всех блоков 1,-1 вычисления частных значений произведения, на входы множимого которых поступают значения соответствующих

К-разрядных групп множимого с входов

12,-12 входа 12 множимого устройства; на вход 19 устройства сигналы не подаются, поэтому на выходах коммутаторов 4„-4, 5, -5 соответственно первой и второй групп обраэуется нулевая информация, которая подается на входы первого и второго слагаемых блоков 1, — 1 вычисления частных значений произведения; в каждом иэ блоков 1„ -1 осуществляется перемножение значений К-разрядных кодов, поступающих на их входы множимого и множителя с прибавлением к К младшим разрядам получившихся при этом 2Кразрядных произведений двух К-разрядных произведений двух К-разрядных слагаемых (в первом такте значения этих слагаемых равны нулю), при этом на выходах 23„-23,„ блоков 1, -1, образуются значения старших К разрядов их результатов, а на выходах 24,—

24 — значения младших К разрядов их результатов. С приходом первого импульса на вход синхронизации устройства (на фиг. 1 цепи синхронизации не показаны) осуществляются запись информации с выходов 23„-23 блоков 1, -1и, в соответствующие буферные регистры 2„-2, первой группы и с выходов 24 -24„„ - в соответствующие буферные регистры 3, -3 второй группы, а также передача на вход 13 устройства значения второй со стороны младших разрядов К-разрядной rруппы цифр множителя, По истечении действия первого импульса на входе синхронизации устройства первый такт работы устройства заканчивается, в резуль" тате выполнения которого в буферных

1399729 регистрах 2, -2„, 3 -3 образуется значение первого частичного произведения п-разрядного множимого на

К младших разрядов множителя в двух5 рядном коде.

Во втором такте (a также и во всех других, включая m-й такт) в устройстве выполняются в основном те же действия, что и в первом так- !О те. Отличие состоит только в том, что на вход 19 устройства подается управляющий сигнал, разрешающий передачу на входы первого и второго слагаемых блоков !, -1,„ через информа-j5 ционные входы коммутаторов 4,-4,„, 5< -5,„ содержимого буферных регистров

2,-2, 3, -3, сформированного в устройстве после выполнения в нем первого такта. Так, в i-м блоке 1 вы- 20 числения частных значений произведения (i = 1,2,3,...,m) осуществляются умножение значения i-й К-разрядной группы множимого, поступающего на его входы множимого с входа 12;, на 25 значение второй со стороны младших разрядов К-разрядной группы множителя, сформированное на выходах 33 первого коммутатора 10 и поступающее на входы множителя i-ro блока 1, а также прибавление к значению К младших разрядов получившегося при этом

2К-разрядного произведения двух Кразрядных слагаемых: одно слагаемое поступает на входы первого слагаемого i-ro блока 1 через i-й коммутатор 4 первой группы с выходов i-ro буферного регистра 2 первой группы, второе слагаемое подается на входы второго слагаемого i-го блока 1 че40 рез i-й коммутатор 5 второй группы с выходов (i-1)-ro буферного регистра 3 второй группы. Фактически во втором такте работы устройства с помощью блоков 1, -1щ и коммутатор в 45

4» -4, 5, -5 осуществляются формирование значения второго частичного . произведения и-разрядного множимого

К разрядов второй со стороны младших разрядов группы разрядов и-разрядного множителя и прибавление его к эна50 чению первого частичного произведения, образованному в первом такте и сдвинутому на К разрядов вправо (в сторону младших разрядов).

После выполнения m-го такта в буферных регистрах 2,-2, 3,-3 запоминаются в двухрядном коде и старших разрядов 2п-разрядного произведения и-разрядных сомножителей, и младших разрядов которого по К разрядов в каждом также уже выведены через выход 20 устройства. Приведение к однорядному коду двухрядного кода и старших разрядов произведения, образованного на выходе 21 устройства, может быть осуществлено или внешними системными средствами, или посредством использования специального и-разрядного быстродействующего сумматора, входы первого и второго сла-, гаемЫХ которого подключены к равновесовым выходам соответственно 21—

z z I

21, 2!, -21 „„выхода 21 устройства.

Выполняя в устройстве еще m дополнительных тактов с подачей на вход 13 множителя устройства нулевого кода можно через выход 20 вывести в однорядном коде и и старших разрядов.произведения.

Если в устройстве осуществляется умножение чисел в дополнительном коде, то вход 14 коррекции устройства может быть использован для ввода в произведение значения общей коррекции как по знаку множимого, так и по знаку множителя. На последнем, (m+1)такте умножения значение старших К разрядов этой коррекции с входа 14 устройства непосредственно передает2 ся на выход 2!, выхода 21 устройства через второй коммутатор l .

Вход 14 коррекции устройства может быть использован также для выполнения округления энач ния конечного произведения беэ дополнительных временных затрат (B этом случае на вход 14 устройства в первом такте его работы необходимо подать код

"1000...0"), а также для выполнения в устройстве более сложной операции, как, например, умножение и-разрядных сомножителей с одновременным подсуммированием к п старшим разрядам 2п-разрядного произведения некоторого и-разрядного слагаемого.

Рассмотрим работу устройства в режиме деления чисел.

Пусть делимое имеет P(n «Р 2п) разрядов, а делитель и частное — по и разрядов и пусть в исходном состоянии на входе 12 устройства уже присутствуют и старших разрядов делимого (младшие Р"и разрядов делимого в ходе собственного деления чисел по

К-1 разрядов в каждом такте подаются в устройство через его вход 17).

1399729

Тогда в первом такте осуществляются загрузка и старших разрядов делимого в буферные регистры 3< -З,„второй группы и прием на вход 12 устрой5 с тв а з нач ения делителя (предполагается, что делитель поступает на вход 12 устройства в виде модуля его дополнительного кода, т.е. в виде дополнительного кода без знакового .раз- 10 ряда). Загрузка и старших разрядов делимого в буферные регистры 3, -3«< второй группы осуществляется следующим образом. Под действием управляющих сигналов на входе 18 устройст:ва на входы множителя блоков 1, -l с входа 15 константы устройства череэ первый коммутатор 10 подается, значение К-разрядного кода "000... 0l" а на входы множимого блоков 20 блоков 1, "1 - значения соответству" ощих К-разрядных групп делимого с входов 12,-12,„ входа 12 устройства,,На вход 19 устройства сигналы не по" даются, поэтому на входах первого 25 и второго слагаемых блоков 1, -1щ при1 сутствуют значения нулевых кодов. В результате на выходах 23, -23„старших разрядов результатов блоков ! „,. формируются нулевые К-разрядные 3п коды, в то время как на их выходах

24, -24щ младших разрядов образуются, значения соответствующих К-разрядных групп делимого, присутствующих на входах 12,-12 и входа 12 устройства. С приходом первого импульса на вход

;синхронизации устройства в буферные регистры 3,-3,„ второй группы зано сится значение и старших разрядов деЛимого, а во все буферные регистры

2<-2,„ первой группы записываются нули. Нули записываются также в регистр 7 с разрешения сигнала на вхо" де 18 (18< ) устройства. Этим же синхроимпульсом устанавливается и зна- 45 чение делителя на входе 1 2 устройства.

По истечении действия первого импульса на входе синхронизации устрой" ства подготовительный этап заканчивается и начинается собственное деление, в течение 1 тактов которого форее мируется (1 (К-1)+11 цифр частного

1 и-l г (1 = J (, где jX(— ближайшее целое число, большее или равное Х), Рассмотрим сначала случай, когда величина (n-1)/(К-1) является целым числом, т.е. когда в течение 1 тактов в устройстве формируется ровно и цифр частного. В этом случае в каждом из 1 тактов собственно деления в устройстве выполняются следующие действия: по значению старших разря" дов делителя, которые подаются на входы делителя блока 9 деления усеченных чисел с входа 40 старших разрядов 12 устройства, и по значению старших разрядов однорядного кода остатка, которое поступает на входы делимого блока 9 и сформировано на выходах 29 младших разрядов сумматора 8 в результате обработки в нем значений старших разрядов двухрядного кода текущего остатка (в первом такте собственно деления в роли теку" щего остатка выступает значение делимого), на выходах 31 блока 9 образуется значение К цифр частного, которое или равно истинному значению, или меньше его на единицу младшего разряда с весом 2 " ); с разрешения сигналов на входе 18 устройства образованное на выходах 31 блока 9 значение К цифр частного передается

I на выход 33 первого коммутатора 10, откуда далее поступает на входы мно" жителя блоков 1< -1„„ вычисления частных значений произведения и на выход 22 цифр частного устройства; с помощью блоков 1 -1 формируется в дополнительном коде значение произведения делителя на К цифр частного (для получения правильного значения произведения в дополнительном коде на входы первой группы блока б суммирования с выходов 34 первого коммутатора 10 подается значение младших разрядов К цифр частного, дополнительный код которого и является коррекцией по знаку множимого, коррекции по знаку множителя не требуется, так как он является положительным числом), а с помощью коммутаторов

4,-4, 5„-5„„ (на их управляющие входы с входа 19 устройства подается соответСтвующий сигнал), блока б суммирования и суммирующих цепей блок" ков 1„ -1„, осуществляется суммирование полученного в дополнительном коде произведения со значением текущего остатка в двухрядном коде, сдвинутым на К-1 разряд влево (в сторону старших разрядов), в результате чего на выходах 23< -23„„, 24,—

24 и 37 Формируется очередной остаток в двухрядном коде. С приходом

1399729

l2 импульса на вход синхронизации устройства осуществляется запись очередного остатка в двухрядном коде в регистр 7 и в буферные регистры 2,-2„„

3,-3 первой и второй групп. После окончания действия импульса такт работы устройства заканчивается °

После выполнения 1 тактов на выходе 20 и на выходах 21, -21„„, 21,—

21 выхода 21 устройства образуется значение окончательного остатка в двухрядном коде. В режиме деления на г выходы 21, через второй коммутатор

11 передается значение содержимого регистра 7.

Образование в. устройстве конечного значения п-разрядного частного по значениям К цифр частного, получаемым во всех тактах собственно деления и подаваемым на выход 22 устройства, может быть выполнено в соответствии с основным алгоритмом с помощью, например, накапливающего сумматора.

Для этого могут быть также привлечены и некоторые внешние системные средства, позволяющие выполнять операцию суммирования. Старшая из К формируемых в текущем такте цифр частного является корректирующей для частного, полученного на всех предыдущих тактах и сдвинутого на К-1 разряд в сторону старших разрядов, Сформированное таким образом и.— разрядное частное (один разряд расположен слева от запятой, остальные разряды — справа от запятой) или равно истинному значению, или меньше его на единицу младшего разряда с весом 2 " 1 . Получение точного зна40 чения и-разрядного частного может быть обеспечено очевидным путем (посредством, например, пробного вычитания соответствующим образом сдвинутого делителя) с помощью специаль"

45 ных или системных средств.

Если величина (n-1) /(К-1) не является целым числом, а значение остатка необходимо получить для и-раз50 рядного частного, то в последнем иэ

1 тактов собственно деления на выход

33 первого коммутатора 10 с выходов

32 блока 9 передается значение такого числа старших разрядов К-разрядного частного, которое обеспечивает по55 лучение значения и-разрядного част" нога. Для этого на второй управляющий вход первого коммутатора 10 с входа 18 устройства подаются соответствующие управляющие сигналы.

Так как на формирование К цифр частного и остатка требуется примерно в два раза больше времени, чем на обработку в устройстве К цифр множителя, то для эффективной загрузки устройства целесообразно использовать две серии синхроимпульсов, ITOступающих на вход синхронизации уст" ройства. Первую из этих серий, например, с периодом Т можно использовать в режиме умножения чисел, а вторую серию, например, с периодом 2Т вЂ” в режиме деления чисел.

Формула изобретения

1, Устройство для умножения, содержащее m К-разрядных блоков вычисления частных значений произведения

1 nà (ш =1 — 1 где n — разрядность множиК Ф мого; К вЂ” целочисленная переменная, принимающая значения в пределах

2<К n/2; X (- ближайшее целое число, .большее или равное Х), m, К-раз- рядных буферных регистров первой группы, m К-разрядных буферных регистров второй группы и сумматор, причем вход множимого -го блока вычисления частных значений произведения (i = 1,2,3,...,m) соединен с входом

i-й К-разрядной группы входа множимого устройства, выходы К старших разрядов результата i-го блока вычисления частных значений произведения соединены соответственно с входами разрядов i-ro буферного регистра первой группы, выходы К младших разрядов результата i-ro блока вычисления частных значений произведения соединены соответственно с входами разрядов i-го буферного регистра второй группы, выходы буферных регистров первой группы образуют первую группу выходов выхода старшей части произведения устройства, выходы буферных регистров второй группы, кроме выхода младшего буферного регистра, являются выходами второй группы выхода старшей части произведения устройства, выход младшего буферного регистра второй группы соединен с выходом младшей части произведения устройства, входы разрядов первого сла- . гаемого сумматора, кроме старших, соединены соответственно с выходам.

1399729 разрядов первого буферного регистра и с выходами старших разрядов второго буферного регистра второй группы, входы разрядов второго слагаемого сумматора соединены с выходами младших разрядов первого буферного регистра, с выходами разрядов второго буферного регистра и с выходами старших разрядов третьего буферного реги- 10 стра первой группы, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения операции деления, оно содержит m К-разрядных коммутаторов

5 первой группы, m К-разрядных коммутаторов второй группы, блок суммирования, регистр, два коммутатора и блок деления усеченных чисел, причем выходы разрядов i-ro буферного реги20 стра первой группы соединены с инфор:мационными входами первой группы 1-ro коммутатора первой группы, информационные входы второй группы которого соединены с выходом младшего разряда (i+I)-го и с выходами К-1 старших, разрядов (i+2)-ãî буферных регистров первой группы, информационные входы второй группы, кроме входа старшего разряда, (m-1)-го коммутато30 ра первой группы и информационные входы второй группы m-ro младшего коммутатора первой группы объединены и соединены с входом логического нуЛя устройства, информационные входы

Ф первой группы i-ro коммутатора второй группы соединены с выходами разрядов (i-1) -го буферного регистра

Второй группы, информационные входы

Второй группы i-го коммутатора второй группы соединены с выходом младшего разряда i-го и с выходами К-1

Старших разрядов (i+1)-ro буферных регистров второй группы, К-1 младших информационных входов второй группы ш-ro коммутатора второй группы соединены с входом младших разрядов делимого устройства, информационные входы первой группы старшего коммугатора второй группы соединены с вхо ом коррекции устройства, выход i-го коммутатора первой группы соединен

С входом первого слагаемого i-го блока вычисления частных значений произведения, вход второго слагаемоi о которого соединен с выходом i-го 55 коммутатора второй группы, вход деЛителя блока деления усеченных чисел соединен с входами старших разрядов входа множимого устройства, вход делимого блока деления усеченных чисел соединен с выходами младших разрядов сумматора, выход старшего разряда которого соединен с первым управляющим входом первого коммутатора, второй управляющий вход которого и вход установки в 0 регистра соединены с первым входом задания режима устройства, выходы разрядов блока деления усеченных чисел соединены с информационными входами первой группы первого коммутатора, выходы старших разрядов блока деления усеченных чисел соединены со старшими информационными входами второй группы первого коммутатора, младшие информационные входы которой соединены с входом логического нуля устройства, информационные входы третьей группы первого коммутатора соединены с входом константы устройства, вход множителя устройства соединен с информационными входами четвертой группы первого коммутатора, выход которого соединен с входами множителя блоков вычисления частных значениИ произведения и является выходом цифр частного устройства, выходы младших разрядов первого. коммутатора соединены с входами первой группы блока суммирования, . входы второй и третьей групп которого соединены с выходами старших разрядов второго буферного регистра первой группы и первого буферного регистра второй группы соответственно, выход блока суммирования соединен с информационным входом регистра, выходы разрядов которого соединены с информационными входами первой группы второго коммутатора, информационные входы второй группы которого соединены с входом коррекции устройства, выходы разрядов второго коммутатора соединены с К старшими, выходами в Do рой группы выхода старшей части произведения устройства, выходы младших разрядов ° регистра соединены соответственно с входами старших разрядов первого слагаемого сумматора, управляющие входы второго коммутатора и коммутаторов первой и второй групп соединены с вторым входом задания режима устройства.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок деления усеченных чисел содержит узел

1399729

17 формирования дополнительного кода, узел вычисления обратной величины и узел умножения, выходы которогo являются выходами разрядов блока де5 лення усеченных чисел, вход делителя которого соединен с входом узла формирования дополнительного кода, выход которого соединен с входом узла вычисления обратной величины, выход которого соединен с входом первого сомножителя узла умножения, вход второго сомножителя которого соединен с входом делимого блока деления усеченных чисел.! 399729

Составитель А. Клюев

Техред Л.Сердюкова Корректор. А. Тяско

Редактор А. Огар

Заказ 2666/48 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4