Устройство для деления

 

.Изобретение относится к вычислительной технике и может быть применено для быстрого деления чисел в любой позиционной системе счисления. Целью изобретения является сокращение количества оборудования, необходимого для реализации устройства. Для этого в устройстве входыумладших разрядов сумматора 3 частного соединены с вторым информационным входом коммутатора 6, а третий информационный вход коммутатора 5 соединен с выходами сумматора частного, что позволяет исключить второй блок умножения в устройстве, содерз ащем регистры 1, 2 делимого и делителя, коммутатор 4, вычитатель 7, регистр 8 старших разрядов делителя, сумматор 9 принудительного округления, узел 10 вычисления обратной величины, блок 11 умножения. 4 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИН (19) (113 (584 С06F752

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

0ПИСЛНИК ИЗОБ КТ НИЯ;-", ц йалио г к4 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57).Изобретение относится к вычислительной технике и может быть применено для быстрого деления чисел в любой позиционной системе счисления.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4039837/24-24 (22) 19.03.86 (46),23.04.88. Бюл. ¹- 15 (7 1) Минский радиотехнический институт (72) А.Г.Батюков и А.А.Шостак (53) 681.325(088.8) (56) Патент CIA ¹ 3234367, кл. 235-156, 1962.

Авторское свидетельство СССР № 1357946, кл. G 06 F 7/52, 1985.

Целью изобретения является сокращение количества оборудования, необходимого для реализации устройства.

Для этого в устройстве входы, младших разрядов сумматора 3 частного соединены с вторым информационным входом коммутатора 6, а третий информационный вход коммутатора 5 соединен с выходами сумматора частного, что позволяет исключить второй блок умножения в устройстве, содержащем регистры 1, 2 делимого и делителя, коммутатор 4, вычитатель 7, регистр

8 старших разрядов делителя, сумматор 9 принудительного округления, узел 10 вычисления обратной величины блок 11 умножения. 4 ил.

1390608

Изобретение относится к вычислительной технике и может быть применено в быстродействук>щих арифметических устройствах для выполнения операции

5 деления чисел.

Цель изобретения -. сокращение количества оборудования.

На фиг. 1 приведена структурная ахема усТройства для деления; на фиг. 2 — функциональная схема сумматора частного; на фиг. 3 — функциональная схема блока микропрограммного управления; на фиг. 4 — микро программа работы устройс.тва. 15

Устройство для деления (фиг. 1) содержит регистр 1 делимого, регистр

2 делителя, сумматор 3 ;астного, три коммутатора 4-6, вьгчитатель 7, регистр 8 старших разрядов делителя, сумматор 9 принудительного округления делителя, узел 10 вычисления обратной величины, блок 11 умножения, блок 12 микропрограммного управления, вход 13 данных устройства, вход 14 2> синхронизации устройства, вход 15 логической единицы у<:тройства, выход

16 частного устройства, выход 17 регистра 1, вьгход 18 (k+3) старших разрядов регистра 1, выход 19 регистра

8, выход 20 сумматора 9, выход 2 1 узла 10, выход 22 коммутатора 4, выход 23 коммутатора 5, выход 24 регистра 2, выход 25 коммутатора б, выход 26 блока 11, выход 27 вычита3> теля 7, выход 28 сумматора 3, выходы

29-35 блока 12.

Сумматор частного (фиг. 2) содержит комбинационный сумматор 36 с ускоренным распространением переноса ®О и регистр 37 ° Блок 12 (фиг. 3) состоит из счетчика 38 и блока 39 памяти микрокоманд

Регистр 1 (и+Е+5)-.разрядный, из которых один разряд расположен слева от запятой и и разрядов — справа от запятой. В исходном состоянии в этом регистре хранится и-разрядный двоичный код делимого без знака, а. в процессе деления в него записываются значения остатков. Регис.тр 2 (n+k+1)— разрядный, причем все разряды расположены справа от запятой. В регистре

2 делителя в исходном состоянии хранится п-разрядныи дв<>ичный код дели5. > теля без знака, прижатый к левой границе регистра 2, а к началу собственно деления в него записывается (п+><+1) разрядов произведения п — разрядного делителя íà (k+2) старших разрядов обратной величины, вычислен- ной по значению (><+3) принудительно округленных (увеличенных на единицу младшего разряда) старших разрядов делителя. На последнем такте собственно деления в регистр 2 записывается (тп.(k-1)+4) разрядов промежуточного частного (m — число тактов собственно деления), образованного на выходах 28 сумматора 3.

Сумматор 3 частного предназначен для хранения частного. Он участвует в процессе формирования промежуточного значения частного. После завершения собственно деления образованное в нем частное поступает с выходов 28 на информационные входы третьей группы второго коммутатора 5 и записывается в регистр 2. Перед выполнением в устройстве собственно деления сумматор 3 обнуляется путем подачи с входа l4 устройства импульса на синхровход регистра 37 и разрешающего потенциала с выхода 29 блока 12 на вход установки в "0" регистра 37.

В процессе собственно деления в сумматоре 3 частного осуществляется прибавление к значению четырех младших разрядов содержимого регистра 37, которое подается на входы сумматора

36 со сдвигом влево (в сторону старших разрядов) íà (k-1) разрядов, значег>ия четырех старших разрядов из (k+3) старших разрядов делимого, поступающих с выходов регистра 1 на входы младших разрядов сумматора 3 частного по шине 18 . Младшие (k-1) раз1 рядов из старших (k+3) разрядов делимого по шине 18 непосредственно поступают на информационные входы младших разрядов регистра 37. Получившийся на выходах сумматора Зб результат записывается без сдвига в соответствующие старшие разряды регистра 37. На последнем такте собственно деления получившийся на выходах сумматора 36 результат вместе со значением на шине l8 2записывается соответствующим образом в регистр 2.

На последнем такте со >ственно деления возможна запись результата с выходов сумматора Зб в регистр 37. Однако при этом потребуется дополнительный такт для перезаписи содержимого регистра 37 в регистр 2. Запись информации в регистр 37 производится по

1390608 синхроимпульсу при наличии разрешающего потенциала на его входе разрешения записи, который подключен к выходу 30 блока 12.

Формирование цифр частного и остатка на каждом такте работы устройства для деления производится следующим образом.

Пусть делимое Х и делитель У есть положительные нормализованные двоичные дроби, т.е. 1/2 - X (1 и 1/2 с Y (1. Разумеется, что это справедливо только на первом шаге деления. В дальнейшем же, когда в роли делимого выступают промежуточные остатки, возможно нарушение нормализации делимого как влево, так и вправо. В общем случае делимое Х в устройстве может изменяться в пределах

0 (Х а 2У. Пусть Х .„ — значение старших (k+3) разрядов делимого (ос.-.. татка) Х; Y — значение старших < >

1 (k+3) разрядов делителя У; Y +2 значение принудительно округленных старших (k+3) разрядов делителя;

С вЂ” значение обратной величины от принудительно. округленных старших (k+3) разрядов делителя (С

= 1/(У +2- ; С вЂ”,....." стар З0 (k+2) разрядов обратной величины С.

В- устройстве формирование частного производится следующим образом.

На подготовительном этапе деления формируется произведение делителя на значение старших (k+2) разрядов обратной величины С, (Ч = У C 1) °

При выполнении собственно деления следующий остаток Х вычисляется по

1 формуле Х = Х вЂ” WX . Параллельно с

1 40 вычислением остатка в сумматоре 3 частного производится накапливание промежуточного значения частного Х

II являющегося суммой всех Х, получен1 э ных на каждом такте работы устройства 45 и сдвинутых один относительно другого на (k-1) разрядов. После выполнения собственно деления значение накопленной суммы Х умножается на значение С,. Старшие п разрядов этого произведения и являются значением частного Z.

Абсолютная погрешность конечного результата будет меньше либо равна единице младшего разряда с весом

2 (n- .

Регистр 8 старших разрядов делителя (k+3) — разрядный и предназначен для хранения Y 1 — старших (k+3) разрядов делителя Y без знака.

Сумматор 9 принудительного округления делителя является комбинационной схемой. В нем осуществляется принудительное округление значения старших (k+3) разрядов делителя Y„ путем прибавления единицы в его младший разряд, поступающей на вход переноса сумматора 9 (т,е. в сумматоре 9 вычисляется значение Y +2 ).

-(к+ З1

В качестве памяти 39 микрокоманд может быть применена быстродействующая постоянная память емкостью и (m+3) 7, где m = — —. В самом начале

k-1 работы устройства счетчик 38 устанавливаетая в некоторое исходное состояние, например, в "0" (на фиг. 3 цепь установки счетчика 33 в исходное состояние не показана).

Устройство для деления работает следующим образом.

Пусть на вход 13 уже поступил п-разрядный двоичный код делителя У, а счетчик 38 блока 12 установлен в исходное нулевое состояние. По содержимому счетчика 38, которое служит адресом обращения к блоку 39 блока

12, из блока 39 микрокоманд считывается микрокоманда 1 которой соответствуют управляющие сигналы У32, YÇÇ (фиг. 4). В результате этого соответственно на выходах 32 и 33 блока

12 устанавливаются уровни логической

"1", под действием которых коммутатор 5 пропускает на регистр 2 делитель с выхода 13, а регистр 2 и регистр 8 подготовлены к приему инфор- . мации, так как на ик входах разрешения записи присутствует сигнал логической "1". С приходом первого импульса на вход 14 производится запись двоичного кода делителя в регистр 2 и двоичного кода старших разрядов делителя в регистр 8, а также установка счетчика 38 блока 12 в состояние "i". С момента окончания синхроимпульса заканчивается первый такт работы устройства.

Во втором такте работы устройства из блока 39 считывается микрокоманда

2, которой соответствуют управляющие сигналы У29, У31, У32, У34 4) .

В результате этого на выходах 29, 31, 32 и 34 блока 12 устанавливаются уровни логической " 1", под действием которых коммутатор 4 пропускает на!

390608 информационные входы регистра 1 делимое 0 с входа 13,, регистр 1 подготовлен к приему информации, коммутатор 6 пропускает на входы блока 1 l значение старших разрядов обратной величины С, сформированной на выходах 21 узла 10 по значению принудительно округленных в сумматоре 9 старших разрядов делителя Y хранящихся в регистре 8. На выходах 26 блока 11 формируется произведение и-разрядного делителя 7 на значение старших разрядов обратной величины

С,(W = С, Y). Под действием управляющего сигнала 734 блока 12 коммутатор 5 пропускает на регистр 2 значение произведения W =C Y с выхо1 дов 26 блока 11, а под действием сигнала У32 блока l2 регистр 2 подготовлен к приему информации. Кроме этого, сумматор 3 настроен на обнуление. С приходом второго импульса на вход 14 производится запись двоичных кодов делимого Х и произведения

Ч в регистры l и 2, а также обнуление сумматора 3 и установка счетчика

38 блока 12 в состояние "2". С момента окончания действия второго импульса на входе 14 заканчивается второй такт и вместе с ним подготовительный этап работы устройства и начинается собственно деление, в процессе которого в течение m тактов формируется

m(k-1)+4 двоичных цифр промежуточчого значения частного.

В первом гакте собственно деления из блока 39 блока 12 считывается микрокоманда 3, которой соответствуют сигналы Y30и 731 и соответственно на выходах 30 и 31 блока 12 устанавливаются уровни логической 1, под действием которых коммутатор 4 пропускает на регистр 1 результат с выходов 27 вычитателя 7, регистр 1 и сумматор 3 подготовлены к приему информации, коммутатср 6 пропускает на входы блока 1I значение старших разрядов делимого с выходов 18 старших разрядов регистра 1. На выходах

26 блока 11 формируется произведение величины W = Y C, хранящейся в регистре 2 и поступающей на входы блока 11 с выходов 24 разрядов регистра

2 на значение старших разрядов дел ямого Х,, хранящихся в регистре 1 и поступающих с его выходов 18 через коммутатор 6 на входы блока 11. В результате этого на выходах 26 блока

11 образуется значение Х Y С„.

Следующий остаток Х формируется !

5 на вь1ходах 27 вычитателя 7 по значению делимого Х,, поступающему на входы уменьшаемого вычитателя 7 с выходов

17 разрядов регистра 1 и значению произведения Х 7 С, поступающему

Щ на входы вычитаемого вычитателя 7 с выходов 26 блока 11 (Х =X — Х Y С ) .

1 1

Образованный на выходах 27 вычитате1 ля 7 остаток Х поступает на информационные входы коммутатора 4 со

1> сдвигом на (k-1) разрядов в сторону его старших разрядов. Параллельно с работой блока l1. и вычитателя 7 значение старших разрядов делимого Х, 1 поступает на входы младших разрядов сумматора 3 с выходов 18 старших разрядов регистра 1 и подсуммируется к младшим разрядам содержимого суммато-ра 3 частного, сдвинутому íà (k-1) разрядов в сторону его старших разря25 дов. В результате в регистре 37 сумматора 3 накапливается промежуточное

И значение частного Х, как сумма.Х,i полученных на каждом такте работы устройства и сдвинутых один относительно другого на (k-1) разрядов.

С приходом третьего импульса на вход l4 в регистр 1 записывается сформированный на выходах 27 вычи-! тателя 7 остаток Х ; в регистр 37

35 сумматора 3 заносится результат сумматора 36 вместе со значением величины на шине 18, а счетчик 38 блока 12 устанавливается в состояние "3". На этом третий такт работы устройства заканчивается.

Аналогичным образом устройство работает и в других тактах собственно деления. Отметим только, что на последнем такте собственно деления (микрокоманда ш+2 на фиг. 4) значение

И накопленной суммы Х с выходов 28 сумматора 3 пос.тупает на информационные входы коммутатора 5, который под действием управляющего сигнала с выхода 30 блока 12 пропускает значение Х на входы регистра 2. С прихо50 tl дом импульса с входа 14 промежуточное

И значение частного X с выходов 28 сумматора. 3 записывается в регистр 2, а счетчик 38 блока 12 устанавливается в состояние "тп+2".

На последнем (m+3) такте деления иэ блока 38 считывается микрокоманда

m+3, которой соответствуют управляю608

7 1390 щие сигналы У34 и У35 и соответственно на выходах 34 и 35 блока 12 устанавливаются уровни логичеСкой

1I 11

1 . Под действием этих управляющих сигналов коммутатор 6 пропускает на

5 входы блока 11 значение старших разрядов обратной величины С . Ha выходах 26 блока 11 формируется произведение Х С, старшие и разрядов кото- 10 рого являются значением частного Z и поступают на выход 16 частного устройства. При этом уровень логической "1", установленный на седьмом вы.-. ходе 35 блока 12, сигнализирует об окончании операции деления в устройстве.

Формула из обретения

Устройство для деления, содержащее регистры делимого и делителя, сумматор частного, три коммутатора, вычитатель, регистр старших разрядов делителя, сумматор принудительного ок-. 25 ругления делителя, узел вычисления обратной величины, блок умножения и блок микропрограммного управления, причем вход данных устройства соединен с информационным входом регистра 30 старших разрядов делителя и первыми информационными входами первого и второго коммутаторов, выходы которых соединены с информационными входами регистров делимого и делителя соответственно, синхровходы которых соединены с синхровходами сумматора частного блока микропрограммного управления, входом синхронизации устройства и регистра старших разрядов делителя, выход которого соединен с информационным входом сумматора при-. нудительного округления делителя, .вход переноса которого является входом логической единицы устройства, выход сумматора принудительного округления делителя соединен с входом узла вычисления обратной величи т ны, выход которого соединен с первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходом старших разрядов регистра делимого, выход которого соединен с входом уменьшаемого вычитателя, вход вычитаемого которого соединен с вторым информационным входом второго коммутатора и выходом блока умножения, первый и второй информационные входы которого соединены с выходами третьего коммутатора и регистра делителя соответственно, выход вычитателя соединен с вторым информационным входом первого коммутатора, первый управляющий вход которого соединен с вхОдом установки в 110" сумматора частного и первым выходом блока мик» ропрограммного управления, второй выход которого соединен с вторым управляющим входом первого и первым управляющим входом третьего коммута торов и входом разрешения записи сумматора частного, третий и «четвер» тый выходы блока микропрограммного управления соединены с входами разрешения записи регистров делимого и делителя соответственно, пятый выход блока микропрограммного управления соединен с входом разрешения записи регистра старших разрядов делителя и первым управляющим входом второго коммутатора, второй управляющий вход которого соединен с вторым управляющим входом третьего коммутатора и шестым выходом блока микропрограммного управления, седьмой выход которого является выходом признака окончания деления устройства, о т л и ч а ю щ е е с я тем, что, с целью сокращения количества оборудования, третий информационный вход второго коммутатора соединен с выходом сумматора частного, информационный вход младших разрядов которого соединен с вторым информационным входом третьего коммутатора, третий управляющий вход второго коммутатора соединен с вторым выходом блока микропрограммного управления, выход и старших разрядов блока умножения является выходом частного устройства (n — разрядность операндов).

1390608

m-1muemg

Составитель H. Маркелова

Техред И.Верес Корректор Л Патай

Редактор Е. Папп

Заказ 1767/46

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4

293О3f 52ЛЮM

Тираж 704 Подписное

BHHHIM Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

7У

ЛП