Операционный модуль

 

Изобретение относится к вычислительной технике и предназначено для формирования тетрады суммы частичных произведений при умножении двоичных и двоично-десятичных (в коде 8-4-2-1) чисел. Целью изобретения является повьш1ение быстродействия. Операционный модуль содержит четыре .четырехразрядных сумматора, двадцать шесть двухвходовых. элементов И, шесть трехвходовых элементов И, семь четырехвходовых элементов И, девять элементов НЕ, одиннадцать элементов ИЛИ с соответствукщими связями между ними . 2 ил. 2 табл. S S (Л

COOS СОВЕТСКИХ

М

РЕСПУБЛИК (51) 4 С 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbITH4

СР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ 3,.,,ig/ (21) 3800504/24-24 (22) 13.08.84 (46) 30.06.88. Бюл. У 24 (71) Минский радиотехнический институт (72) А.Т.Пешков, Л.А.Глухова, И.В.Левицкая и А.А.Пешков (53) 681. 33 (088. 8) (56) Авторское свидетельство СССР

У 1148026, кл. G 06 F 7/52, 1982.

Авторское свидетельство СССР

У 1198513, кл. G 06 F 7/52, 1983.

Авторское свидетельство СССР

У 1229757, кл. G 06 F 7/52, 1982.

Авторское свидетельство СССР

У 1229758, кл. G 06 F 7/52, 1982.

Авторское свидетельство СССР 9 1200282, кл. G 06 F 7/52, 1983.

„„SU„„140 592 А1 (54) ОПЕРАЦИОННЫЙ 1ЩДУЛЬ (57) Изобретение относится к вычислительной технике и предназначено для формирования тетрады суммы частичных произведений при умножении двоичных и двоично-десятичных (в коде 8-4-2-1) чисел. Целью изобретения является повышение быстродействия.

Операционный модуль содержит четыре четырехразрядных сумматора, двадцать шесть двухвходовых. элементов И, шесть трехвходовых элементов И, семь четырехвходовых элементов И, девять элементов НЕ, одиннадцать элементов ИЛИ с соответствующими связями между ними. 2 ил. 2 табл.

1406592

Изобретение относится к вычислительной технике и предназначено для формирования тетрады суммы частичных .произведений при умножении двоичных и двоично-десятичных (в коде 8-4-2-1) чисел. Модуль целесообразно применять в быстродействующих операционных устройствах.

Цель изобретения — повышение быст- 10 родействия.

На фиг. 1 приведена структурная схема операционного модуля; на фиг.2— вариант использования модуля в составе матрицы умножения. 15

Операционный модуль содержит четырехразрядные сумматоры 1-4, элементы

И 5-44, элементы НЕ 45"53, элементы

ИЛИ 54-74, первый-четвертый разряды

75-78 входа множителя, первый-седьмой 20 разряды 79-85 входа множимого, входы

86-89 переноса, четырехразрядный выход

90 суммы, выход 91-94 переноса, четырехразрядный вход 95 суммы, парафазные входы двоичного 96 и десятичного 25

97 умножения, входы 98-100 поправки кратных, выход 101 переполнения коррекции суммы, выходы 102-104 поправки кратных, вход 105 переполнения коррекции суммы, вход 106 переноса 30 входной суммы.

Операционный модуль выполняет ум ножение тетрады множителя на тетраду множимого (с учетом значений трех старших разрядов соседней младшей его тетрады) и прибавление полученного значения к сформированной сумме частичных произведений. Результат на выходе модуля формируется в виде тетрады суммы, четырех тетрадных пере- 40 носов и трех поправок кратных.

При обработке двоично-десятичных операндов для прибавления к тетраде предыдущей суммы частичных произведений кратных мно симого М (однократного М, двукратного 2М, четырехкратного 4М, восьмикратного .8N) используются сумматоры 1-,3. Достигается это за счет того, что 8М и 4М учитываются на одном сумматоре 3

50 (в коде 8, 4, 2, 1 десятичная цифра не может содержать одновременно еди3 21 ницу в разрядах с весами 2 и 2 ), Освободившийся сумматор 4 используется для прибавления к результату

55 двоичного суммирования на сумматорах

1-3 суммарной коррекции. Суммарный код коррекции формируется по правилу 6

Формирование 2М, 4М и 8М осуществляется на основе сдвига множимого соответственно на 1, 2, 3 разряда влево с последующей коррекцией сдвинутого кода. При этом допускается представление цифр кратных множимого (как и сумм на выходе сумматоров) в диапазоне 0-15 (т.е. используются недействительные комбинации для представления десятичных цифр), Коррекция кратных выполняется с помощью схемы коррекции, представленной логи" ческими элементами И 35-43, НЕ 48-53 и ИЛИ 65-74, Коррекция кратных осуществляется путем поправки сдвинутых десятичных кодов внутри данного модуля (К, li) э Ii) - +» K) 7, I((фь 1(р) и выработ ки трех поправок кратных ПК1, ПК2, ПКЗ на выходах 102-104 для ближайшего старшего модуля, обслуживающего ту же цифру множителя, что и данный модуль. Поправки К,- К 1 у KT,S осуществляют ввод в однократное множимое единицы в разряды соответственно с весами 2, 4, 8. Поправки К <, К, К осуществляют ввод в двукратное множимое единицы в разряды с весами соответственно 2, 4, 8 ° Поправка К блокирует единицу в разряде с весом

4 однократного множимого. Поправки

ПК1, ПК2, ПКЗ с выходов 102-104 поступают в соседний старший модуль и вводят единицы:

ПК1 — в разряд с весом 2 четырехкратного множимого (вход 98 соседнего модуля);

ПКЗ вЂ” в разряд с весом 1 четырехкратного множимого (вход 100 соседнего Модуля), ПК2 — в разряд с весом 1 двукратного множимого (вход 99 соседнего модуля) ° Особенностью реализации коррекции кратных является то, что поправка сдвинутых множимых осуществляется эа счет введения или блокировки единиц в их отдельных разрядах, т.е. без суммирования.

Возможные виды коррекции кратных множимого приведены в табл. 1.

Формирование коррекции суммы в модуле осуществляется на основании

1406592 сигнала на входе 106 переноса для входной суммы (ПО), поступающего с выхода 94 соседнего модуля, выход 90 суммы которого связан с входом 95

5 суммы данного модуля, а также сигналов тетрадного переноса сумматоров

1-3 (соотвечственно выходы 91, 92, 93 (П1, П2, ПЗ) .

В табл. 2 приведены возможные виды коррекции суммы. Возникновение случая ПО П1. П2 = 1 невозможно.

Коррекция суммы и сигнал на выходе 101 переполнения коррекции суммы формируется логической цепью, включающей элементы 22-30, 44-47, 54-60, Модуль используется в качестве составной части матричного устройства умножения шестнадцатиричных и двоично-десятичных чисел. При применении способа умножения, начиная с младших разрядов множителя со сдвигом множимого и с распространением тетрадных переносов по столбцам, связь I, i- модуля (модуля умноже- 25 ния I-й цифры множителя íà i-ю цифру множимого) с соседними модулями матрицы приведена на фиг. 2. На разряды 79-85 входа множимого I i-мо.— дуля поступают соответственно двоич- gp ные разряды с внутритетрадными весами 2,, 2, 2, 2 i-й цифры множимого Ii и три старших разряда с внутритетрадными весами 2, 2, 2 сосед1 ней младшей (i-1)-й цифры множимого

Ii-1. На разряды 75-78 входа множителя I i-модуля поступают разряды с внутритетрадными весами 2, 2, 2 > о

2З 1-й цифры множителя Х . Для слу3 чая двоичных кодов цифре операнда модуля соответствует группа из четырех двоичных разрядов, т.е. 16-ричная цифра.

На вход суммы 95 и переноса входной суммы 106 I,i — модуля поступают 45 соответственно сумма и перенос с выходов 90 и 94 (I-l), (i+1) модуля, на . входы 86-89 переноса I,i — модуля поступают соответственно сигналы с выхода 94 переноса (I-1), i-модуля, с вы- 5О ходов 91 — 93 I, (i-1)-модуля.

На входы 98-100 поправки кратных, вход 105 переполнения коррекции суммы I i-модуля поступают сигналы с выходов 102-104 поправки и выхода 101 переполнения коррекции суммы I (i-1)-модуля.

I,i-модуль работает в режиме двоичного или десятичного умножения.

Режим двоичного умножения устанавливается для случая двоичных (шестнадцатеричных) операндов за счет формирования единичного сигнала на входе 96 двоичного умножения и нулевого сигнала на входе 97 десятичного умножения. В этом случае сдвинутые на нуль, один, два, три разряда (в сторону старших) коды i-й цифры с учетом трех старших разрядов (i-1)-й цифры множимого проходят на выходы (в зависимости от значений соответствующих разрядов I é цифры множителя) групп логических элементов И 5-8, 9-12, 13-16, 17-20. С выходов указанных групп двоичные кратные множимого поступают соответственно через элементы ИЛИ 74-7 1, 70-66, 64-61, 60-57 на разряды с весами 2, 2", 2, 2 первого входа сумматоров 1-4. Таким образом, код, поступивший на вход 95

I i-модуля, складывается в сумматоре

1 с переносом, поступившим на вход 86

I i — модуля, и (если разряд 75 с весом 2 I†- и цифры множителя равен едио нице, В1 = 1) с кодом однократного множимого М. Сумма с выхода сумматора

1 поступает на сумматор 2 и складывается с переносом, поступившим на вход

87 I, i-модуля, и (если В2 = 1) с двукратным множимым 2М. Сумма с выхода сумматора 2 поступает на сумматор

3 и складывается с переносом, поступившим на вход 88 I, i-модуля, и (если В3 = 1) с четырехкратным множимым

4М. Сумма с выхода сумматора 3 поступает на сумматор 4, где складывается с переносом, поступившим на вход 89

i-модуля, и (если В4 = 1) с восьмикратным кодом множимого 8М. С выхо- да сумматора 4 сумма передается на выход 90 I, i-модуля, где вместе с сигналами на выходах 91-94 переноса будет представлять результат умножения I†- и цифры множителя на д-ю цифру множимого.

При работе в режиме десятичного умножения "1" поступает на вход 97 десятичного умножения, "Он — на вход

96 двоичного умножения. В этом случае запрещается прохождение сдвинутого на 3 разряда множимого через логические элементы И 17-20 и далее через ИЛИ 60-57 на первый вход сумматора 4, разрешается прохождение сдвинутого на 3 разряда множимого через логические элементы И 31-34, ИЛИ 64-61 на первый вход сумматора

5 14065

3, разрешается учет сигналов с выходов логических элементов И 25-27, 30 (разрешается коррекция суммы) и 35-43 (разрешается коррекция кратных).

В десятичном режиме с помощью элементов 5-16, 21, 31-43, 48-53, 61-74 . формируются коды, сумма которых рав; на сумме десятичных кратных множимо ro которые необходимо прибавить к 10 коду на входе 95 I, z-модуля при дан-! . ном значении цифры множителя. Эти ., коды формируются путем изменения зна-! чений некоторых из двоичных разрядов

;множимого, сдвинутого на О, 1, 2 или

3 разряда, в соответствии с табл. 1. ! ,,При этом учитываются сигналы на вхо, дах 98-100 I i-модуля и вырабатыва,, ются сигналы на его выходах 102-104, !

Сумма, полученная на выходе сум- 20

iìàòoðà 3, складывается в сумматоре 4

;: с кодом коррекции суммы, сформирован ным на выходах элементов ИЛИ 57-60.

: Данный код формируется на основании, сигнала, присутствующего на входе 25 .105, и сигналов на выходе логических элементов И 26-30, каждый из которых соответствует определенным комбинациям сигналов на входе 106 и на выходах

91-93 I, i-модуля. Кроме того, на ос- 30 новании сигналов на выходах элементов

И 26-28 формируется сигнал на выходе

101 переполнения коррекции суммы, I, i-модуля. Условия коррекции суммы приведены в табл. 2.

При построении из операционных модулей множительной матрицы с расп: ространением переносов по столбцам (фиг. 2) результат, формируемый на выходах К, 1- модулей (K — последняя 40 обрабатываемая цифра множителя), представлен в виде двухрядного кода (цифр, значения которых изменяются в диапазоне 0-15, и межтетрадных переносов). Для получения результата в однорядном коде на выходе матрицы, как и в прототипе, необходимо предусмотреть двоично-десятичный сумматор с блоки.руемыми в двоичном режиме цепями кор- . рекции, выполняющий сложение межтетрадных переносов, тетрадных сумм и кодов коррекции "6" (код "6" в i-й тетраде двоично-десятичного сумматора прибавляется в десятичном режиме, если перенос на выходе 94 К, i-модуля равен единице).

Формула изобретения

Операционный модуль, содержащий четыре четырехразрядных двоичных сум92 6 матора, тридцать один элемент И, четырнадцать элементов ИЛИ, два элемента НЕ, причем выходы переноса первого-четвертого сумматоров соединены соответственно с первым-четвертым выходами переноса модуля, четырехразрядный вход суммы которого соединен с первым входом первого сумматора, выход которого подсоединен к первому входу второго сумматора, выход которого подключен к первому входу третьего сумматора, выход которого подключен к первому входу четвертого сумматора, выход которого соединен с четырехразрядным выходом суммы операционного модуля, первый разряд входа множителя которого соединен с первыми входами первого-четвертого элементов И, выходы которых подключены соответственно к первым входам первого-четвертого элементов ИЛИ, выходы которых соединены соответственно с первым-четвертым разрядами второго входа первого сумматора, вход переноса которого соединен с первым входом переноса операционного модуля, второй разряд множителя которого подключен к первым входам пятого-девятого элементов И, выход последнего из которых соединен с вторыми входами второго и третьего элементов ИЛИ, третьи входы которых подключены к выходу десятого элемента И, выходы шестого-восьмого элементов И подсоединены соответственно к первым входам пятого-седьмого элементов ИЛИ, выходы которых соединены соответственно с вторым, третьим и четвертым разрядами второго входа второго сумматора, вход переноса которого соединен с вторым входом переноса операционного модуля, третий разряд множителя которого подсоединен к первым входам одиннадцатого-шестнадцатого элементов И, выходы одиннадцатого-четырнадцатого элементов, И соединены соответственно с первыми входами восьмого-одиннадцатого элементов ИЛИ, выходы которых соединены соответственно с первым-четвертым разрядами второго входа третьего сумматора, вход переноса которого подключен к третьему входу переноса операционного модуля, четвертый разряд входа множителя которого соединен с пеpBbMH входами семнадцатогодвадцать первого элементов И, второй вход семнадцатого элемента И соединен с выходом первого элемента НЕ, вход

1406592 которого подключен к второму разряду входа множимого и к вторым входам второго, седьмого, четырнадцатого, восемнадцатого и девятнадцатого элементов И, третий вход которого сое5 динен с третьим разрядом входа множимого, вторыми входами третьего, восьмого и шестнадцатого элементов И, третьим входом семнадцатого элемента И и с входом второго элемента НЕ, выход которого подключен к третьему входу восемнадцатого элемента И, четвертый вход которого подсоединен к вторым входам девятого, пятнадцатого, двадцатого элементов И, третьему входу шестнадцатого элемента И, четвертым . входам семнадцатого и девятнадцатого элементов И и к входу десятичного умножения операционного модуля, пер- 2п вый разряд входа множимого которого соединен с вторыми входами первого, шестого, тринадцатого элементов И и первым входом двадцать второго элемента И, выход которого соединен с 25 первым входом двенадцатого элемента ИЛИ, выход которого соединен с четвертым разрядом второго входа четвертого сумматора, третий и второй разряды которого подключены соответ — дц ственно к выходам тринадцатого и четырнадцатого элементов ИЛИ, первые входы которых соединены соответственно с выходами двадцать третьего и двадцать четвертого элементов И, чет— вертый разряд входа множимого операционного модуля подключен к второму входу четвертого элемента И, третьим входам девятого, двадцатого элементов И и пятнадцатого элемента И, вы- 4О ход которого соединен с вторым входом седьмого элемента ИЛИ, первый вход двадцать пятого элемента И подключен к пятому разряду входа множимого операционного модуля, шестой разряд ко- 45 торого соединен с вторым входом одиннадцатого и первым входом двадцать четвертого элементов И, седьмой разряд входа множимого операционного модуля подсоединен к вторым входам пятого и двенадцатого элементов И и к первому входу двадцать третьего элемента И, выходы двадцать шестого и двадцать седьмого элементов И сое— динены соответственно с вторыми входами одиннадцатого и десятоro элементов ИЛИ, третий выход переноса операционного модуля соединен с первым входом двадцать восьмого элемента И, выход которо го подключен к в то рому входу тринадцатого элемента ИЛИ,первые входы двадцать девятого и тридцатого элементов И соединены соответственно с первbM и вторым выходами переноса операционного модуля, первый вход поправки кратных которого соединен с вторым входом восьмого элемента ИЛИ, выход тридцать первого элемента И подключен к второму входу пятого элемента ИЛИ, о т л и ч а юшийся тем, что, с целью повышения быстродействия, он содержит девять элементов И, семь элементов ИЛИ, семь элементов НЕ, причем вход переноса входной суммы операционного модуля подключен к вторым входам двадцать девятого и тридцатого элементов

И и к первому входу пятнадцатого элемента ИЛИ, выход которого соединен с первым входом тридцать второго элемента И и с входом третьего элемента

НЕ, выход которого подключен к второму входу двадцать восьмого элемента И, третий вход которого соединен с входом десятичного умножения операционного модуля, первыми входами десятого, тридцать первого, тридцать третьего, тридцать четвертого и тридцать пятого элементов И и вторым входом тридцать второго элемента И, третии вход которого подключен к выходу четвертого элемента НЕ, вход которого соединен с вторыми входами тридцать третьего и тридцать четвертого элементов И и с выходом шестнадцатого элемента ИЛИ, входы которого соединены соответственно с выходами двадцать девятого, тридцатого и тридцать шестого элементов И, первый вход последнего из которых соединен с первым входом двадцать девятого элемента И и вторым входом пятнадцатого элемента ИЛИ, третий вход которого подсоединен к второму входу тридцать шестого элемента И и второму выходу пере носа операционного модуля, третий выход переноса которого соединен с третьим входом тридцать третьего элемента И, первым входом тридцать седьмого элемента И и с входом пятого элемента НЕ, выход которого подключен к третьему входу тридцать четвертого элемента И и первому входу тридцать восьмого элемента И, второй вход которого соединен с выходом тридцать второго элемента И и вторым входом тридцать седьмого элемента И, выход

10 да множителя которого подсоединен к четвертому входу шестнадцатого элемента И и входу восьмого элемента НЕ, выход которого соединен с третьим входом десятого элемента И, четвертый вход которого подключен к третьему входу семнадцатого элемента И, выход которого соединен с четвертым входом второго элемента ИЛИ и первым входом двадцать первого элемента ИЛИ, выход которого соединен с вторым выходом поправки кратных операционного модуля, третий выход поправки кратных которого подсоединен к выходу двадцатого элемента И и четвертому входу третьего элемента ИЛИ, выход шестнадцатого элемента И подключен к второму входу двадцать первого элемента ИЛИ и через девятый элемент НЕ к третьему входу третьего элемента И, второй вход четвертого элемента ИЛИ соединен с третьим входом двадцать первого элемента ИЛИ и выходом девятнадцатого элемента И, первый вход которого подключен к второму входу тридцать пятого элемента И, выход которого соединен с первыми входами двадцать шестого, двадцать седьмого, тридцать девятого и сорокового элементов

И, вторые входы которых подключены соответственно к первому, седьмому, шестому и пятому разрядам входа множимого операционного модуля, третий вход поправки кратных которого подсоединен к второму входу девятого элемента ИЛИ, третий вход которого соединен с выходом тридцать девятого элемента И, выход сорокового элемента И подключен к третьему входу восьмого элемента ИЛИ, выход тридцать восьмого элемента И соединен с третьим входом тринадцатого элемента ИЛИ и с четвертым входом четырнадцатого элемента ИЛИ, пятый вход которого соединен с выходом двадцать восьмого элемента И, выходы восемнадцатого и девятнадцатого элементов ИЛИ соеди-, нены соответственно с первыми разрядами второго входа четвертого и второго сумматоров.

9 14065 котороro подсоединен к первому входу семнадцатого элемента ИЛИ и второму входу четырнадцатого элемента ИЛИ, третий вход которого соединен с выходом тридцать четвертого элемента И

5 .и вторым входом семнадцатого. элемен таа ИЛИ, третий вход которого соединен ,,с выходом тридцать третьего элемента

И и вторым входом двенадцатого эле мента Й1И, выход семнадцатого элемента ИЛИ подключен к выходу переполне ния коррекции суммы операционного ( модуля, вход переполнения коррекции ,,суммы которого соединен с первым вхо- 15 .:дом восемнадцатого элемента ИЛИ, вто( рой вход ксторого подсоединен к выхо.ду двадцать пятого элемента И, второй вход которого соединен с вторыми !

: входами двадцать второго, двадцать 2п, третьего и двадцать четвертого зле;ментов И и с выходом двадцать первого .элемента И, второй вход которого соединен с входом двоичного умножения операционного модуля, второй вход поп-25 равки кратных которого соединен с первым входом девятнадцатого элемента

ИЛИ, второй вход которого подключен, к выходу пятого элемента И,выход восемнадцатого элемента И соединен с щ вторым входом шестого элемента ИЛИ и третьим входом пятого элемента ИЛИ, второй вход которого подсоединен к первому входу двадцатого элемента

ИЛИ, второй вход которого соединен ,с выходом пятнадцатого элемента И, 1, четвертый вход которого подсоединен к первому входу девятого элемента И и к входу шестого элемента НЕ, выход которого соединен с вторым входом тридцать первого элемента И, третий вход которого подключен к второму входу десятого элемента И, первому входу шестнадцатого элемента И и входу седьмого элемента НЕ, выход ко- 4 торого соединен с четвертым входом девятого элемента И, третий вход которого подключен к четвертому входу тридцать первого элемента И, выход двадцатого элемента ИЛИ соединен с первым выходом поправки кратных операционного модуля, первый разряд вхо1406592

Табли ц а

Коды множимого множителя

У пп

Величина

Логическое условие

Ф Вид лог, поп»

Вых. лог. коррекции кратных эл, равки эл.

А8 А4 А2 В8 В4 В2 В1

А2 А4 В8=1

1 0 0 1 1 О О Х 6

38 к, = 1

К14

68

2 О 1 Х 0 1 Х О 6

А4-В4-В 1 = 1

4З к,,=1

К12 1

72

3 0 1 Х 0 1 Х 1 6104

А4 В4.В1=1

35 К, ПК =1 блок И7

А4 A2 В8=1

4 О 1 О 1 О О Х 12 10+2

42 к, = 1

ПК 1

73

5 О 1 1 1 0 О Х 18 10+8

З9 К„,=1

ПЕ1 =1

А4 А2 В8=1

71

6 1 0 0 О О 1 Х

А8-В4 B2=1 41

?2

68

К2,1= 1

ПК, =1

36 к,в= 1 пк9

8 1 О 0 О 1 1 Х 18=10+8 А8 В2 В4=1

66

72

40 К ...=1

ПК» =1

9 1 0 О 1 О 0 Х 24 20+4 А8В8= 1

Табли ц а

2 0

3 О

4 0

О 1 О

0 1 1 +12=2+1 О

1 О 0

+12=2+10

28

1 0 1

1 1. О

5 О

6 О

+12=2+10

1 8=8+10

7 0

1 1 1

О О 0

О О 1

8 1

9 1

12=2+10

0 1 0 1 2=2+10

10 1

11 1

12 1

26

0 1 1

1 8=8+10

1 О О 12=2+10

0 1

18=8+10

7 1 О О О 1 О Х . 12=10+2 А8В4В2=1 37

1406592

1406592

Составитель Л. Глухова

Техред М. Ходанич Корректор А. Тяско

Редактор А.Маковская

Заказ 3194/44 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4