Оперативное запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной те.хнике и может быть исиользовано при построении запоминающих устройств с тестовым самоконтролем. Пелью изобретения является упрощение устройства. Устройство содержит блок оперативной памяти, генератор, счетчик, сумматор но модулю два, блок сравнения, регистр и два триггера. В устройстве осуществляется встроенный тестовый контроль многоразрядного блока оиеративной памяти модифицированным тестом с формироваиием эталонных данных на регистре. I ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,Я0„„1406640 (5ц 4 (.3 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ась())„, ОПИСАНИЕ ИЗОБРЕТЕНИЯ ;;i

К А BTOPCKOMV СВИДЕТЕЛЬСТВУ - -" /

Cb (Ь

CO (2l ) 4087894 24-24 (22) 04.07.86 (46 ) 30. 06. 88. E K)л. № 24 (71) Всесоюзный научно-исследователыкий, проектно-конструкторский и теxfforfогический институт релестроения (72) О. С. Алексеев, В. A. Андрианов и Л. В. Гринштейн (53) 681.327.6 (088.8 ) (56) Электронная техника. Сер. 3. Микроэлектроника, вып. 1 (103). 1983, с. 104- 108, рис. 1.

Авторское свидетельство СССР

¹ 1229826, кл. С) ll С 29/00, 1984. (54) 011ЕРЛТИВНОЕ 3.-"3Г1ОМИНЛ)О(ЦЕ!

УСTP()É(..TB() С СЛМОКОНТРО, 1F:. 31 (57) Изобретение относится h вычислиг«льной те.;нике и может быть использовано при построении запоминаю)них устройств с т«стовым самоконтролем. 11«лf K) изобретен llя является упро)пение устройства. Устройство «одержит блок оперативной памяти, генератор, счетчик, сумматор по модх IK), )13ç, блок сравнения, регистр и два триг.«ра.

В у«трои« l в«ос> п)«ств,! яется встро(. )f ff i>I f3 тестовый контроль многор()зрядного блока (и)ерагивной памя)и модифицированным тестом (<.Ìàðflf» с формированием эта f())f))fix данны., на р«гff«r!)«. 1 ил.

1406640

1

И )обретение относится к вычислительной

)«хник«и может быть использовано при

II()« TpI)I нии запоминающих устройств с тес) овым самоконтролем.

1I«,lь Hзобретения — упрощение уст:,)() I«ГHII.

I!ы чертеже представлена схема операгивного зыпоминающего устройства с самоконтрол«м.

Устройство содержит блок 1 оперативной памяти емкостью V слов по М разрядов с информационными выходами 2, блок 3 сравнения, сумматор 4 по модулю два, регистр 5, счетчик 6, второй триггер 7, вход 8 обращения устройства, вход 9 записи устройства, адресные входы 10 устройства, входы 11 данных устройства, генератор 12, вход 13 выбора режима, первый триггер 14.

Устройство содержит также блок 15 сброса и элемент 16 индикации.

Устройство работает следующим образом.

Известно, что алгоритм теста «Марш» для оперативного запоминающего устройства (ОЗУ) с организацией A эс, 1 заключается в двух проходах адресного пространства ОЗУ. IIpH этом в первом проходе по каждому адресу выполняется операция

«Чтение 1», «Запись О», а при втором проходе «Чтение О», «Запись 1».

При многоразрядном слове данных (, f)I ) и стимуляции входов дынных при

IIpoBeрке последовател ьны ми разрядам и счеты чика гест состоит из 2 2 проходов адресов, IlpH e кыртина здесь аналогична. за исклюнни M того, что для разрядов DI...D имеет место избыточность, заключающаяся II;loполнительных операциях «Чтение О», «Запись О» и «Чтение 1», «Запись 1» по всех не первых проходах адресов посл« смены входных данных ны разряде.

Информация во время разрешений операции «Чтение» на любом выходе данных исправного ОЗУ в текущем проходе адресов очевидно соответствует информации, записанной в ОЗУ во время выполнения предыдущего прохода, т. е, во время операции

«Чтение» должно соблюдаться следующее соотношение: D". ()) =Ое (i — 1), где в качестве кванта времени взят один проход адресов. i-разряд данных (i=O...М 1). Таким образом, для формирования эталонной считываемой информации из ОЗУ в данном Ilpoходе адресов достаточно зафиксировать информацию, содержавшуюся на информационных входах оперативной памяти в предыду щс м проходе. Практически стандартной в настоящее время является реализация ОЗУ (БИС ОЗУ) такой таблицы истинности, ког)ы информация, хранимая в ОЗУ, передается IIH выход лишь во время разрешенной oil«pn«HH «Чтение» (при наличии активного уровня сигнала РВ), все остальное время выходы ОЗУ находятся в третьем (Z) состоянии.

1О

2

Следовательно, состояние выходов исправного ОЗУ при контроле по описанному алгоритму теста «Марш» в любой момент времени отражает однозначная функция

D))ûõ (t ) =/ (Dâõ (l — 1 ), РВ, ЧТ/ЗП ) (i =0— — — М вЂ” ). В запоминающем устройстве она реализуется с помощью регистра с входами управления (Vo, VI ), обеспечивающими выдачу информации, хранимой в регистре, на его выходы только при подаче на них определенных активных уровней, а также перевод выходов регистра в третье (Z) состояние при наличии хотя бы на одном из данных управляющих входов неактивного уровня.

Примером регистра с описанными функциями может служить регистр К155ИР15.

Для согласования активных уровней на его управляющих входах могут быть дополнительно использованы инверторы. Для записи информации в регистр 5 при неизменном состоянии второй группы выходов счетчика 6 введен дополнительный (и+3) -й разряд счет. чика между первой и второй его группами.

Это ведет к увеличению продолжительности теста в два раза. При этом и для младшего разряда данных имеются дополнительные проходы, т. е. выполняются следующие операции: «Чтение 1», «Запись О», «Чтение О», «Запись О», «Чтение О», «Запись 1», «Чтение 1», «Запись 1».

Счетчик 6 используется в двух режимах.

В режиме асинхронной установки по входам данных (режим «Работа») счетчик 6 — - буфер магистральных сигналов системы. Если блок 1 оперативной памяти построен на БИС

ОЗУ с малыми входными токами, то счетчик 6 заменяет буферные усилители. При необходимости сигналы со счетчика 6 подаются на блок памяти через усилители.

В режиме «Счет» (режим «Контроль») счетчика 6 -- генератор тестовых воздействий для блока 1 памяти. Второй триггер 7 служит для регистрации результата сравнения от блока 3 сравнения в каждом такте синхронизации генератора 12. Вход сброса R второго триггера 7 соединен с выходом первого триггера 14. Генератор 12 обеспечивает HHxpoHMn)ëüñû для сетчика 6 и триггера 7 в режиме «Контроль». Первый триггер 14 служит для блокировки работы второго триггеры 7 при первом выполнении теста. Это связано с тем, что при подаче питания оперативная память ориентируется произвольно и независимо от начальной установки стимулирующего счетчика может иметь на вы.ходе «неверную» реакцию, а после первого выполнения теста все ячейки памяти устанавливаются однозначно. Вход данных триггера 14 соединен с общей шиной устройства, а его синхровход — с выходом последнего разряда счетчика 6. Блок 15 сброса (например,RS-цепь) обеспечивает сигналы начальной установки для счетчика 6 и триггера 14 при переводе устройства из

1406640

1О

Формула изобретенан

3 режима «Работа» в режим «Контроль».

Элемент индикации (например, световод) служит для отображения результатов проверки.

При подаче питания импульс с блока !5 сброса устанавливает счетчик 6 в «О» и триггер 14 в «1». Последнее вызывает сброс триггера 7 и формирование индикации «Исправно». Дальнейшая работа устройства определяется сигналом на входе 13 «Контроль/

/работа». В режиме «Работа» логическая единица на входе 13 блокирует генератор 12 и определяет работу счетчика 6 в режиме асинхронной установки по входам данных. Таким образом, сигналы РВ, ЧТ/ЗП, адреса и данные поступают с входов счетчика 6 на соответствующие его выходы, что обеспечивает работу блока 1 оперативной памяти в обычном режиме (поскольку на входы сумматора 4 по модулю два поступают сигналы РВ и логический ноль, то его выход поворяет сигнал PB). Так как генератор

12 заблокирован, то состояние второго триггера 7 и элемента 16 индикации остается неизменным. В режиме «Контроль» логический ноль на входе 13 разрешает работу генератора и определяет работу счетчика 6 в режиме непрерывного пересчета (генератор 12 работает в автоколебательном режиме) . При этом состояние счетчика 6 изеняется независимо от сигналов на его входах. Поскольку стимуляция адресных входов блока 1 памяти осуществляется разрядами счетчика 6, начиная с третьего, то длительность обращения к блоку 1 памяти составляет восемь тактов синхросигнала генератора 12 (состояние счетчика 6 изменяется по переднему фронту синхросигнала). В течение первых четырех тактов осуществляется операция «Чтение», в течение вторых — - «Запись». Внутрь каждой четырехтактной операции вложен двухтактный сигнал РВ (обеспечивается сумматором 4 по модулю два), который принимает активный уровень при неизменных остальных сигналах, поданных на блок 1 оперативной памяти (тем самым достигается корректная временная диаграмма). Проход адресного пространства при неизменных входных данных осуществляется дважды в виду стимуляции выходов данных памяти разрядами счетчика 6, начиная с (n+4)-го. Это вызвано необходимостью записи информации в регистр при неизменном состоянии второй группы выходов счетчика 6. После двойного прохода адресного пространства входные данные изменяются и начинается новый проход. Подобная последовательность операций характерна для теста

«Марш» при полном переборе входных данных. Длительность одного выполнения теста составляет в данном случае 2" тактов синхросигнала. Поскольку при подаче питания ячейки блока оперативной памяти ориентируются произвольно,то за время первого выполнения теста контроль выходных реакций не производится (первый триггер

l4 сохраняет состояние «1», удерживая второй триггер 7 в сброшенном состоянии).

Завершение выполнения теста вызывает возврат всех разрядов счетчика 6 в состояние «О». При этом задний фронт на выходе его (п+т -3)-го разряда переводит первый триггер 14 в состояние «О», разрешая работу второго триггера 7 по синхровходу. Таким образом, при втором и последующих выполнениях теста по заднему фронту синхроимпульса генератора 12 (подача стимулирующего воздействия и контроль выходной реакции разнесены во времени) вторым триггером 7 осуществляется регистрация сигнала с выхода блока 3 сравнения. Сигнал сравнения равен «О» при совпадении данных на первых входах блока 3 сравнения (реакция блока 1 оперативной памяти) с данными на вторых его входах (эталонная реакция) и равен «1» при их несовпадении.

Эталонная реакция формируется регистром 5 на основе сигнала на первом и втором управляющих входах, поданных с выхода сумматора по модулю два и третьего выхода счетчика 6 соответственно, сигнала на синхровходе, поступающего с четвертого выхода ((n+3)-й разряд) счетчика 6, и сигналов с второй группы выходов счетчика 6, поданных на информационные входы регистра 5.

При исправном блоке 1 оперативной памяти на D-вход триггера 7 поступают «О» и его состояние, а следовательно, и состояние элемента 16 индикации не изменяется

При обнаружении хотя бы одного расхождения триггер 7 переходит в состояние «1».

При этом формируется сигнал «Неисправен» и блокируется генератор 12, т. е. происходит останов теста по тому адресу блока 1 оперативной памяти, где обнаружена неисправность.

Оперативное запоминающее устройство с самоконтролем, содержащее блок оперативной памяти, выходы которого являются информационными выходами устройства и соединены с входами первой группы блока сравнения, выход которого подключен к информационному входу второго триггера, выход которого является выходом результата контроля устройства и соединен с первым входом генератора, второй вход которого является входом выбора режима устройства и подключен к управляющему входу счетчика, синхровход которого соединен с выходом генератора и с синхровходом второго триггера, вход установки в «О» которого подключен к выходу первого триггера, информационный вход которого является входом логического нуля устройства, а вход установки в «1» является входом сброса устройства и подключен к входу сброса счетчика, выход старшего разряда которого подключен к синхровходу первого триггера, вход разl406640

<.оставитеаь О. Исаев

Р«,ь>t t<>I) М. I I< t I)<)t>;> Ч ехрет И. В< Пе«Êoðð«êT<>I) 11. Муски

Вака.<, 31«)9 47 1ира)к 590 f 1 о .т и и " tt<><.

13IIltl1I Il1 1 «ii, «>(<> t <> it()r t;« .(:(:Р ио т«па(<(иаовр<"r< иии и огк!)ы гни ! i,3Î,3;),,Чосква, Ж .3Г>. Р,<хи(«к, и t<3r), а 4 5

11!)ои <ио (< гв«и во. и<>лиг!)а«<««ко< II! «,(и!)ияти< . I Х >(<(<)I)<);(, са I II)<>«t