Запоминающее устройство с тестовым самоконтролем

 

Изобретение относится к вычислительной технике и может быть использовано для построения оперативных запоминающих устройств с повьшенной достоверностью функционирования. Цель изобретения - повышение достоверности контроля. Устройство содержит накопитель 1, мультиплексоры адреса 2. и данных 3, регистр 6 данных. Повышение достоверности контроля достигается введением группы 4 элементов ИСКЛЮЧАЮЩЕЕ {ШИ, блока 7 формирования сигнатуры, регистра -8 сигнатуры, блока 9 сравнения, триггера, блока равления, служащих для обеспечения полной тестовой проверки накопителя без -разрушения записанной в нем информации , З.ил,, 4 табл. е

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„ З8Я6 (51)4 С 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ

Н АВТОРСКОМ У СВИДЕТЕЛЬСТВУ (21) 4154270/24-24 (22) 28. 11,86 (46) 15.05.88. Бюл. Р 18 (71) Московский энергетический институт (72) О.В. Исаев и Н.I0. Введенский (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

Р 1156145, кл. G 11 С 29/00, 1984.

Авторское свидетельство СССР

1Ф 1104588, кл,. G 11 С 29/00, 1983. (54) 3AIIONHHAnnEE УСТРОЙСТВО С TECTOВКМ САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано для построения оперативных запоминающих устройств с повышенной достоверностью функционирования. Цель изобретения — повышение достоверности контроля. Устройство содержит накопитель 1, мультиплексоры адреса 2. и данных 3, регистр 6 данных. Повышение достоверности контроля достигается введением группы 4 элементов ИСКЛЮЧАЮ ЕЕ ИЛИ, блока 7 формирования сигнатуры, регистра 8 сигнатуры, блока 9 сравнения, триггера, блока управления, служащих для обеспечения полной тестовой проверки накопителя без разрушения записанной в нем информации. З.ил., 4 табл.

1396160

Изобретение относится к вычислительно:; технике и может быть использовано для построения оперативных запоминающих устройств с повышенной достоверностью функционирования, Цель изобретения - повышение достоверности контроля.

На фиг.1 представлена схема запоминающего усгройсч ва с тестовым само- 10 контролем;на фиг.2 — схема блока уп; равления; на фиг.3 — схема распределителя импульсов.

Устройство (фиг.1) содержит накопитель 1, мультиплексоры данных 2 и адреса 3, группу элементов ИСЕЛЮЧА!0ДЕЕ ИЛИ 4, блок 5 управления, регистр

6 данных, блок 7 формирования сигнатуры, регистр 8 сигна.туры, блок 9 сравнения, триггер 10, входы данных

11, адреса 12, записи 13, считывания

14, синхронизации 15 и режима 16, выходы данных 17 и ошибки 18. На фиг.1 также показань:: связи 19-27.

Блок управления (фиг.2) содержит 25 делитель 28 частоты, счетчик 29 адреса, счетчик-модификатор 30, счетчик

31 по модулю три, блок 32 постоянной памяти, мультиплексор 33, распределитель 34 импульсов, элементы и 35,36, 30 элемент НЕ 37. На фиг„,2 показаны так.ке связи 38-45, Распределитель импульсов (фиг,3) содержит элементы ИЛИ 46-47, элементы

И 48,49„ 50 сдвига, элемент

НЕ 51, элемент ИЛИ-НЕ 52, элемент

ИЛИ 53, элемент НЕ 54,, элементы

И-НЕ 55„56, элемент ИЛИ 57, RS-триггеры 58,59. ,Блок 5 управления формирует сигнал 40 окончания контроля 38, Запоминающее устройство работает в двух режимах: рабочем режиме и в режиме тестового самоконтроля без разрушения информации. 45

Перед началом работы устройства инверсные выходы триггеров 58,59 устанавливаются в единичное состояние а выходы регистра 50 сдвига с перво-го по восьмой - в состояние 0111 Ii I I (цепи установки не показаны).

В рабочем режиме на входе 16 присутствует логический нуль, обеспечивающий передачу данных и адреса с входов 11 и 12 устройства, через мультиплексоры 2,3 в накопитель 1, а также выработку сигналов выбора кристanла 19 и записи 20 (в цикле записи, распределителем 34 импульсов.

В режиме тестового самоконтроля на вход 16 подается логическая единица, разрешая формирование теста блоком 5 управления и передачу адреса с выходов 21 через мультиплексор 3 и данных с регистра 6 через мультиплексор 2 в накопитель 1.

Принцип тестового самоконтроля запоминающего устройства (ЗУ) без разрушения информации основан на подсчете сигнатуры всего Зу с последующим наложением тестовых слов на информацию, записанную в ЗУ, и ее восстановлением. Алгоритм работы устройства в режиме самоконтроля поясняется табл.1.

При переводе входа 16 в состояние логической единицы разрешается работа делителя 28 частоты, старший разряд которого используется для задания типа обращения к накопителю 1 чтение/запись. Таким образом, в режиме самоконтроля по каждому адресу проиэвоцится операция чтения и записи. Сигнал чтения (логический ноль) через элемент НЕ 37„ мультиплексор

33 и элемен". ИЛИ 53 (фиг,2,3) поступает на вход элемен:a И 48 и разрешает прохождение синхроимпульсов с входа 15 на вход сдвига регистра

50 (переключение счетчиков 29-31 и сдвиг в регистре 50 осуществляется по переднему фронту импульсов 15) .

Циклический сдвиг информации в ре" гистре 50 (активный уровень выхода нулевой) обеспечивает формирование сигнала выбора кристалла 19, строба

24 приема считанных данных в регистре б. В блоке формирования сигнатуры 7 осуществляется сложение по модулю два каждого считанного из накопителя слона с предыдущим состоянием регистра и сдвиг на один разряд.

После выполнения операции чтения старший разряд делителя 28 частоты переходит в состояние единицы, зада". вая операцию записи, которая блокируется в первом и втором циклах (см. табл.1) на элементе И 36 сигналом с выхода 45 элемента ИЛИ 46, определяющего нулевое состояние двух старших разрядов 43,44 счетчика-модификатора 30.

Таким образом, в первом цикле работы устройства производится чтение по всем адресам ЗУ для формирования сигнатуры в регистре. 6. По переполне3 139 нию счетчика адреса 29 (нулевой сигнал 411 формируется строб 25 приема в регистр сигнатуры 8 и импульс обнуления блока 7 формирования сигнатуры.

Во втором цикле работы устройства аналогично подсчитывается сигнатура

ЗУ, и по импульсу переполнения 41 формируется строб 26 триггера 10.

Время подачи строба 26 выбирается достаточным для приема последнего считанного из ЗУ слова в блок 7 формирования сигнатуры и сравнения полученной сигнатуры с записанной в регистре 8. В случае несравнения блок 9 формирует сигнал логической единицы, и по сигналу 26 триггер 10 устанавливается в единицу, фиксируя ошибку.

При правильном формировании эталонной сигнатуры осуществляется переход собственно к тестированию ЗУ, . заключающемуся в суммировании в циклах 3,5,7 по модулю два информации в ЗУ с тестовыми словами MTi в соответствии с табл.2 и в восстановлении в циклах 4,6,8 исходной информации в ЗУ путем повторного сложения с тестовыми словами NTi. Примеры тестовых слов MTi приведены в табл.3.

25

В случае возникновения ошибки на выходе 18 устройства формируется сигнал ошибки, а нулевым сигналом 27 с инверсного выхода триггера 10 блокируется на элементе И 35 поступление синхроимпульсов на делитель 28 частоты и контроль прекращается.

В случае исправной работы устройства нулевым сигналом с инверсного выхода старшего разряда счетчика-модификатора 30 блокируется поступление синхроимпульсов через элемент

И 35, а единичный сигнал с прямого выхода старшего разряда счетчика 30 поступает на выход 38 окончания контроля устройства.

Таким образом, в запоминающем устройстве обеспечивается полная тестовая проверка накопителя без разрушения записанной в накопитель информации.

31 по модулю три, а старшие разряды адреса — к выходам счетчика — модификатора 30, осуществляющего подсчет числа циклов. В табл.4 приведено

5 распределение тестовой информации в блоке 32 постоянной памяти, 30

В качестве примера рассмотрим работу устройства в циклах 3,4. Считанная из накопителя 1 по нулевому адресу информация складывается по модулю два на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 4 с тестовым словом МТ1 (см.табл.2) и по стробу 24 записывается в регистр 6 данных. Далее по нулевому адресу производится запись модифицированного слова с регистра 6 через мультиплексор 2 в накопитель 1. Далее производится модификация слова по первому адресу и т.д. По импульсу 41 переполнения происходит формирование сигнала обнуления блока 7.

Работа ЗУ в четвертом цикле аналогична с той лишь разницей, что путем повторного сложения по модулю два на элементах 4 происходит восстановление информации в ЗУ и формирование сигнатуры в блоке 7 сравнение полученной сигнатуры в блоке 9 сравнения и фиксация ошибки в триггере 10 по стробу

26, формируемому в 2,4,6,8 циклах.

Формирование последовательности тестовых слов в соответствии с табл.2 осуществляется в блоке 32 постоянной памяти, младшие разряды адреса которого подключены к выходам счетчика

Формула изобретений

Запоминающее устройство с тестовым самоконтролем„ содержащее накопитель, вход записи которого соединен с одноименным выходом блока управления, входы синхронизации, записи и считывания которого являются одноименными входами устройства, мультиплексор адреса и мультиплексор данных, информационные входы первой- группы которых являются соответственно адресными и информационными входами устройства, регистр данных, о т л и ч а ю щ ее с я тем, что, с целью повьппения достоверности контроля, в устройство введены группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок формирования сигнатуры, регистр сигнатуры, блок сравнения и триггер, причем адресные и информационные входы накопителя подключены соответственно к входам мультиплексора адреса и мультиплексора данных, информационные входы второй группы которых соединены соответственно с адресными выходами блока управления и с выходами регистра данных, информационные входы которого подключены к выходам элементов ИСКЛЮЧЛН!ЕЕ ИЛИ

1396160

Т а блица 1

Эт

Содержание

an, Цикл,I Выпол

У N - няемые операции

1 Чтение Подсчет сигнатуры

2 Чтение Подсчет сигнатуры

3 Чтение- Наложение теста модификация-запись

4 Чтение- Восстановление

-моди- информации и фика- подсчет сигнация-за- туры пись

5 То же То же

7 То же То же группы и к информационным входам блока формирования сигнатуры, выходы которого подключены к информационным входам регистра сигнатуры и к входам первой группы блока сравнения, входь второй группы которого соединены с выходами регистра сигнатуры, а выход подключен к информационному входу триггера, прямой выход которого явля- 10 ется выходом ошибки устройства,ин- " версный выход триггера соединен с входом признака окончания контроля блока управления, выходы групп которого подключены к вторым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, а вход задания режима устройства соединен с первым входом блока формирования сигнатуры, с первым входом триггера, с управляющим входом мультиплексора адреса и мультиплексора данных и с входом признака режима блока управления, первый, второй, третий и четвертый выходы блока управления соединены соответственно с управляющими входами регистра данных, блока формирования сигнатуры, регистра сигнатуры и триггера, выход окончания контроля блока управления является одноименным вьг ходом устройства, а выход выбора кристалла подключен к одноименному входу накопителя, выходы которого соединены с первыми входами элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы и являются информационными выходами устройства.

1396160

Таблица 2

Адрес

0 1 2, 3 4 5 6 7

МТ2 ИТЗ NT 1 МТ2 МТЗ МТ1 МТ2

МТЗ МТ1 МТ2 МТ3 МТ1 МТ2 МТ3

МТi ИТ2 МТ3 ИТ1 МТ2 МТ3 ИТ1

3(4) МТ1

5 (6) МТ2

7 (8) МТ3

Таблица 3

Разряд

Обозначение тестового

4 5

1 2 3 слова

1 0

0 . 0

1 1

МТ1

ИТЗ

Таблица 4! !

0 1 2 3 4 5 6

Адрес

Тест-слово

МТЗ МТ1 МТ2

Адрес

12 13 14

Тест-слово

МТ3

МТ1 ИТ2

МТ3 МТ1 МТ2

Адрес

20 21 22

Тест-слово

МТ1 МТ2 МТЗ

28 29 30 31

МТ1 МТ2 МТЗ

Адрес

25 26 27

МТ2 МТЗ

Тест-слово

МТ1

17 18

0 0

0 1

0 0

l 39б1 60

13961 60

Составитель В. Фокина

Техред М.Дидык Корректор И, Муска

Редактор Н. Швьдкая

Заказ 2497/51 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4