Последовательный сумматор

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных процессорах для обработки графической информации, а также при создании специализированных векторных вычислительных машин. Целью изобретения является распшрение функциональных возможностей за счет сложения чисел в кодах с иррациональным основанием Г2. Последовательный сумматор содержит регистры сдвига 1 и 2, злементы И 3-8, одноразрядные комбинационные сумматоры 9 и 10, элементы задержки 11 и 12, элементы И 13 и 14, регистр сдвига 15, элемент ИЛИ 16 и регистр сдвига 17. Сумматор имеет вход 18 разрешения приема операндов , вход 19 приема первого операнда и вход 20 приема второго операнда, вход 21 разрешения вьщачи операндов вход 22 режимов работы и вход 23 разрешения записи суммы. 1 ил., 2 табл. (g aseis

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (504 С 0 F

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4181877/24-24 (22) 12.01.87 (46) 23.07.88, Бюл. У 27 (7!) Винницкий политехнический институт (72) А.П.Стахов, Н.А.Квитка, В.А.Лужецкий и Г.И.Гаврилюк (53) 681.325.5(088.8) (56) Авторское свидетельство СССР

У 1149248, кл. С 06 F 7/50, 1985.

Справочник по цифровой вычислительной технике./Под ред. Б.Н.Малиновского. Киев: Техника, 1974, с.1.92, рис.4.30 в. (54) ПОСЛЕДОВАТЕЛЬНЫИ СУММАТОР (57) Изобретение относится к вычислительной технике и может быть исполь. зовано в вычислительных процессорах для обработки графической информации, а также при создании специализированных "векторных" вычислительных машин.

Целью изобретения является расширение функциональных возможностей за счет сложения чисел в кодах с иррациональным основанием Г2. Последовательный сумматор содержит регистры сдвига 1 и 2, элементы И 3-8, одноразрядные комбинационные сумматоры 9 и 10, элементы задержки 11 и 12, элементы И !3 и 14, регистр сдвига 15, элемент ИЛИ

16 и регистр сдвига 17. Сумматор имеет вход 18 разрешения приема операндов, вход 19 приема первого операнда и вход 20 приема второго операнда, вход 21 разрешения выдачи операндов, вход 22 режимов работы и вход 23 разрешения записи суммы. 1 ил., 2 табл.

1411734

Изобретение относится к вычислительной технике и может быть использовано в процессорах вычислительных машин для обработки графической ин5 формации, а также при создании специализированных векторных вычислительных машин.

Цель изобретения — расширение функциональных возможностей sa счет сложения чисел в кодах с иррациональным основанием 2.

На чертеже представлена структурная схема последовательного сумматора. 15

Последовательный сумматор содержит регистры 1 и 2 сдвига, элементы

И 3-8, одноразрядные комбинационные сумматоры 9 и 10, элементы 11 и 12. задержки, элементы И 13 и 14, ре- 20 гистр 15 сдвига, элемент ИЛИ 16, регистр 17 сдвига, вход 18 разрешения приема операндов сумматора, вход 19 приема первого операнда, вход 20 при- ема второго операнда, вход 21 разрешения выдачи операндов, вход 22 режимов работы и вход 23 разрешения записи суммы.

Последовательный сумматор последовательного действия, кроме сложе- 30 ния чисел в двоичном коде, предназначен для суммирования положительных многоразрядных чисел (векторов), представленных в двончно-кодированной позиционной системе счисления с основа- 35 — ч нием ч2. В данной системе счисления слагаемые числа А и В изображаются следующим образом:

А=а (42) +а (Г2) +...+

+ад(42) +а (Г2) +а (42); (1)

+Ь (Г2) +Ь „(Х2) +Ь (Х2) . (2)

Веса разрядов кода с основанием 6 45 составляют последовательность степеней основания ...16"2, 16, 812, 8, 4, 4, 2Г2,-.2,J2, 1 (3) 50

Из выражения (3) следует, что четные степени являются весами разрядов двоичного кода, а нечетные - весами двоичного кода, умноженными на Г2. С учетом этого слагаемый (1) и (2) мож- 55 но записать: ь- ь+Я

А 2 а 21 — + а 2 i/2; (4) =о

Первые члены формул (4) и (5) составляют суммы нечетных разрядов кода, а вторые члены — суммы четных разрядов кода с основанием 2. Несмотря на то, что члены выражений (4) и (5) объединены общим основанием, они независимы один от другого, а это позволяет осуществить одновременную независимую параллельную техническую реализацию операции сложения четных и нечетных разрядов операндов, представленных в кодах с основанием 2, и, таким образом, увеличить быстродействие сумматора.

В основу работы последовательного сумматора положено сложение двух младших (первого и второго) одноименных разрядов в двоичной системе счисления с иррациональным основанием 42, которое выполняется согласно табл.1 и 2.

Таблица 1

s,„ а. (ь и,, 0 0

1 l 0 0

Таблица 2

fl 21 ЙЪ а, Ь„

0 0

0 1

1 l 0 0

° 1 n-

В Г2 bj2 22-+ Ь-2 i/2, (5)

j-=1 =о где а ., а -, Ь., Ь,. 4 (О, 1 1 и являются

J I J цифрами двоично-кодированной системы счисления с основанием 42; i.j для п-разрядных чисел принимают значения

) е (1,3,5,...,п-1 ; 6.0,2,4,, ° .,и-2

Сложение одноименных младших разрядов происходит одновременно н, для четных разрядов осуществляется по табл.1- а для нечетных — по табл.2 °

Регистры и 2 сдвига являются и-разрядными и предназначены длы записи и хранения операндов, поступающих из запоминающего устройства поочередно по шине 18 младшими разрядами вперед. Разрядность регистров

15 и 17 сдвига равна n/2+I, причем в случае суммирования чисел кода с основанием Г2 регистр 15 сдвига применяется для хранения четных разрядов суммы, а регистр 17 — для хранения нечетных разрядов суммы. В режиме сложения двоичных и-разрядных кодов результат суммирования хранится в последовательно включенных регистрах 15 и 17 сдвига, общая разрядность которых равна n+2

Последовательный сумматор в режиме сложения чисел в коде с иррациональным основанием Г2 работает следующим образом.

Для приема первого слагаемого А, поступающего по шине IS поступления операндов и приложенного к первому входу элемента И 3, к второму входу его по входу 19 прилагают сигнал разрешения записи длительностью п тактов (n — разрядность кода с иррациональным основанием), и код первого операнда младшими разрядами вперед поступает в регистр 1 сдвига. Вслед эа операндом А аналогичным образом, но при наличии кода второго операнда

В на входе 18 и разрешающего сигнала на входе 20 через элемент И 4 записывается второе слагаемое в регистр

2 сдвига также младшими разрядами . вперед. Вследствие этого в первых разрядах регистров 1 и 2 сдвига запи сана информация, соответствующая младшим разрядам вторых членов выражений (4) и (5), для представления операндов А и В в коде с иррациональным основанием Ф2, а во вторых разрядах регистров 1 и 2 сдвига зафиксирована информация младших разрядов пер" вых членов формул (4) и (5) представления операндов. Сложение первых и вторых разрядов регистров 1 и 2 сдвига происходит параллельно и начинается в момент появления сигналов на входах 21 и 22, вследствие чего информация первых и вторых разрядов

411734 4.!

5

20

35

45

55 операндов А и В, пройдя через элементы И 5 и 7, а также элементы И 6 и 8 поступает на первый и второй входы одноразрядных сумматоров 9 и 10.

Если на первом и втором входах сумматоров 9 и 10 присутствуют "0"

"1" или "1", "0", то на первых выходах (суммы) сумматоров появляются единичные сигналы, которые при наличии разрешающего сигнала на входе

23 проходят через элементы И 13 и 14 и записываются в регистры 15 и 17 сдвига для хранения результата суммирования. На вторых выходах переноса сумматоров 9 и 10 при этом имеются нулевые сигналы. В том случае, когда на первом и втором входах сумматоров

9 и 10 имеются "1", "I" на их вторых выходах переноса появляются единичные сигналы, которые задерживаются элементами 11 и 12 задержки на время поступления в первый и второй разряды регистров 1 и 2 сдвига информации третьего и четвертого разрядов операндов А и В. Смена содержимого первого и второго разрядов регистров

1 и 2 сдвига осуществляется путем сдвига на два разряда вправо операн.дов А и В вследствие приложения так= товых импульсов.

На втором такте суммирования ос ществляется сложение одноименных (третьего и четвертогo) разрядов операндов А и В, информация о которых поступает на первый и второй входы одноразрядных сумматоров 9 и 10 при наличии сигналов на входах 21 и 22 соответственно разрешения выдачи операндов и режимов работы, Однако в отличие от первого такта в данном случае на третьих входах сумматоров

9 и 10 могут присутствовать единич1 ные сигналы переноса, и тогда присутствие единичных сигналов на трех вхадах сумматоров 9 и 10 вызывает появление единичных сигналов как на пер--вых. выходах (суммы), так и на вторых выходах (переноса). При этом выходные сигналы первых вьЫодов как вторые разряды результатов суммы четных и нечетных разрядов записываются в ре" гистры 15 и 17 сдвига при наличии разрешающего сигнала на входе 23, а сигналы переноса задерживаются злементами 11 и 12 задержки и принимают участие в работе одноразрядных сумматоров 9 и 10 в третьем такте сум1411734

15

20 мирования, когда в первом и втором разрядах регистров 1 и 2 сдвига на:ходится информация о пятом и шестом разрядах операндов А и В.

Процесс суммирования в последующих тактах аналогичен рассмотренному

Исключение составляет последний такт в котором единичный сигнал присутствует только на третьем входе сумматоров 9 и 10 что обусловлено сигналом переноса. Для сложения двух иразрядных (и четное) кодов с иррациональным основанием 2 необходимо произвести п/2 сдвигов чисел А и В и и выполнить "+1 тактов суммирования ().-й такт суммирования выполняется без сдвига), При сложении и-разрядных операндов А и В, представленных двоичным кодом, в работе участвуют элементы И 3 — 5, 7 и 13, регистры

1,2,)5 и )7 сдвига, одноразрядный сумматор 9, элемент 11 задержки и элемент ИЛИ 16. В данном режиме. сигнал на входе 22 отсутствует. Суммирование осуществляется, как и в расмотренном ранее случае, по тактам. о операнды А и В сдвигаются на один азряд вправо и для полного суммироания чисел необходимо выполнить и двигов регистров 1 и 2 и п+1 такт уммирования.

Операнды А и В записываются поседовательно младшими разрядами впеед в регистры 1 и 2 сдвига, а реультат сложения чисел фиксируется в оследовательно соединенных через элемент ИЛИ 16 регистрах )5 и 17

Сдвига и также поступает младшими. разрядами вперед. Вследствие того, то общая сумма разрядов регистров

15 и 17 ранна и+2, то для расположейия младшего разряда результата в впервом разряде регистра 17 сдвига с,ледует произвести сдвиг информации записанной в регистрах 15 и 17, на

< дин разряд вправо. формула изобретения

Последовательный сумматор, содер> ащий с первого по пятый элементы И, Первый одноразрядный сумматор, пер 1ый элемент задержки, первый, второй

Н третий регистры сдвига, входы перВого и второго регистров сцвига соединены с выходами первого и второго

55 элементов И, соответственно, первые входы которых объединены и подсоединены к входу разрешения приема операндов сумматора, а их вторые входы связаны соответственно с входами приема первого и второго операндов, к первым выходам первого и второго регистров сдвига подключены первые входы третьего и четвертого элементов И соответственно, вторые входы которых соединены с входом разрешения выдачи, операндов сумматора, а выходы третьего и четвертого элементов И подсоединены соответственно к первому и второму входам первого одноразрядного сумматора, с входом переноса которого через первый элемент задержки связан выход переноса первого сумматора, а его выход суммы подключен к первому входу пятого элемента И, второй вход которого соединен с входом разрешения записи суммы, вход третьего регистра сдвига соединен с выходом пятого элемента И, о т л и ч а— ю шийся тем, что, с целью расширения функциональных возможностей за счет сложения чисел в кодах с иррациональным основанием 2, в него введены четвертый регистр, шестой, седьмой и восьмой элементы И, элемент ИЛИ, второй элемент задержки и второй одноразрядный сумматор, первый и второй входы которого подсоединены соответственно к выходам шестого и седьмого элементов И, первые входы которых соединены с вторыми вы" ходами первого и второго регистров сдвига соответственно, вторые входы шестого и седьмого элементов И подсоединены к входу разрешения выдачи операндов сумматора, а их третьи входы и третий вход восьмого элемента И связаны с входом режимов работы сумматора, первый и второй входы восьмого элемента И подключены соответственно к входу записи суммы сумматора и выходу суммы второго одноразрядного сумматора, выход переноса которого через второй элемент задержки подсоединен к входу переноса второго одноразрядного сумматора, а выход восьмого элемента И через элемент

ИЛИ соединен с входом четвертого регистра сдвига, к которому через элемент ИЛИ подсоединен также выход третьего регистра сдвига.