Устройство для вычисления логарифма

 

Изобретение позволяет расширить за счет обеспечения вычисления функций InZ, где Z X+ jY - комплексное переменное, класс задач, решаемых устройством, содержащим три регистра , три сумматора, сдвигатель, блок памяти. Для этого в устройство дополнительно введен четвертый регистр, четвертый, пятый, шестой сумматоры, второй сдвигатель, второй блок памяти , элемент ИСКЛЮЧАЮПЩЕ ИЛИ,, обуеловливающие появление свойства формирования аргумента и логарифма модуля комплексного числа. 7 ил. о « (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 06 F 7/556

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

MW_#_CтЕкл

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4223807/24-24 (22) 06. 04. 87 (46) 23.10.88. Бюп. У 39 (71) Кировский политехнический институт (72) И.В.Санников и А.Н.Чуватин (53) 681.325 (088.8) (56) Байков В.Д., Смолов В.Б.

Аппаратная реализация элементарных функций в ЦВМ. — Л.:3 Изд-во Лгуу

1975, с.19, 71, рис.21.

Рабинович З.Л., Рамаускас В.А.

Типовые операции в вычислительных машинах. — Киев. Техника, 1980, с.221 236 рис.51.

„„SU„„1432513 А 1 (54). УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ЛОГАРИФМА (57) Изобретение позволяет расширить за счет обеспечения вычисления функций 1nZ где Е=Х+)7 — комплексное переменное, класс задач, решаемых устройством, содержащим три регистра, три сумматора, сдвигатель, блок памяти. Для этого в устройство дополнительно введен четвертый регистр, четвертый, пятый, шестой сумматоры, второй сдвигатель, второй блок памяти, элемент ИСКЛ10ЧАИЩЕЕ ИЛИ,.обусло- вливающие появление свойства форми,рования аргумента и логарифма модуля Ж комплексного числа. 7 ил.

1432513

Изобретение относится к вычислительной технике и может бьггь использовано при построении специалиэироВанных ЭВМ.

Цель изобретения — расширение

Класса решения задач за счет воэможНости вычисления функции логарифма от номинального аргумента.

На фиг.1-7 — структурная схема 1О устройства для вычисления логарифма.

Устройство для вычисления лога-: ифма (фигв1) содержит регистры 1-4, умматоры 5. "10, сдвигатели 11 и 12, лохи 13 и 14.памяти, элемент ИСКГПО1а1СЩЕЕ ИЛИ 1Е, вход 16 сивхроиивадии, ход 17 номера итерации, выход 18 егистра 1, вход 19 сумматора 5, ход 20 сднигателя 12, выход 21 ре- 21) истра 2, вход 22 сумматора 6,. вход

3 сднигателя 11, выход 24 сумматора вход 25 сумматора 8, выход 26 суматора 6, вход 27 сумматора 9, ныод 28 сумматора 8, нход 29 регист- 25 а 1, выход 30 сумматора 9, вход 31 регистра 2, выход 32 сдвигателя 11, вход 33 сумматора 6, вход 34 сумма гора 8, выход 35 сдвигатепя 12, вход 6 сумматора 5, вход 37 сумматора 9, выход 38 регистра 3, вход 39 сумматоа 7, выход 40 блока 13 памяти, вход

1 сумматора 7, выход 42 сумматора вход 43 регистра 3, выход 44 ре гистра 4, вход 45 сумматора 10, вы од 46 блока 14 памяти, вход 47 сум35 атора 10, выход 48 сумматора 10, ход 49 регистра 4, входы 50-53 ре гистров 1-4ь входы 54-55 блохов 13 и

40 14 памяти; входы 56-59 соответствен но сднигателей 11 и 12 и блоков 13

И 14 памяти, выход 60 регистра 1, входы 61-63 сумматоров 8-10, выход

64 регистра 2, вход 65 элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 15, выход 66 регистра 2, вход 67 элемента ИСКЛЮЧАЮЩЕЕ

EIH 15, выход 68 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входы 69 и 70 сумматоров

5 и 6, входы 71 и 72 блоков 13 и 14 памяти.

Для характеристики работы устройства введены обозначения: А Ве, СЕ,„РŠ— переменные алгоритма для обозначеиия соответственно ординаты, абсциссы, логарифма модуля, аргумента вектора на 1-м шаге; Рея(-1,+1)оператор направления изменения модуля вектора на 1- м шаге алгоритма;

Е Е Е (-1, + T 3" оператор направления изменения аргумента вектора на 1-и шаге алгоритма; 1 - сквозной номер шага от начала вычислений; К вЂ” количество разрядов в дробной части числа, количество выполняемых итераций с двойными шагами; (n+2) — разрядность устройства, включая разряд в целой части числа и знаковый.

Область определения функции:

1/24 Х С1 0 4 171 41ь tY I 4Х. в

Область значений функции:

-1n 2 Cln(X + Y ) с 1пе2»

О (arctg 7/Х) « /4.

Устройство реализует следующий алгоритм вычисления функции:

1nZln(X+j7) ln (Х +Y>) " 4;

Ь1Е) в Y/Х) 1П(Х2 .(. Y2 ) в12+

+ j aretg(Y/Õ) комплексного перемвнио" гоKX+j Y.

Начальные условия: (1) (2) (3) (4) А у

31=Х;

С,=О;

Ц,=0 a

Итерации:

Е Еив ЗНАК (АЕ);

1, если ВЕ(1;

РЕ

1, если ВЕф1 °

A (,„=A)-ЕЕ B Е 2 +

+Ре2 Аь, В е+1=ВЕ+ E e A g 2 +

+ Ре 2 Ве, С Е+i =СЕ-Оь,5 ln(1+P Е 2 "+

+ 2-2к+т

D Е+1=0ь+Еь arctg(2 "/

/(1+Pе 2- ) ); где 1 = 1,2,...,2nÄ (1+1)/2 для нечетных (5) (6) (7) (8) (9) (10) (11)

1 (12) К =

1/2 для четных 1.

Результаты:

Аь,е= О;

В 2Рее- 1ь

C.2рм =ln(X +Y )

2 2. 1(2

=Re 1n(X+jY); (13) (14) (15) 1432513

1l »+, =are tg Y/Х=

Im 1n(X+j У) . (16) 40

В исходном положении (фиг.1) в регистрах находятся следующие данные: в первом регистре l — мнимая составляющая у комплексного аргумента Е; во втором регистре 2 — дейтвительная составляющая Х комплексного аргумента Z; в третьем регистре 3 — число О; в четвертом регистре 4 — число О. Таким образом, реализованы выражения (1) — (4).

Устройство работает циклически.

На 1-м шаге на вход 16 устройства подается синхросигнал, на вход 17— номер К выполняемой итерации. При этом двум синхросигналам соответствует одно значение номера К выпол- 20 няемой итерации, т.е. используются двойные шаги итераций в соответствии с выражениями (11) и (12). Под воздействием синхросигналов и номеров итераций в устройстве развивает- 25 ся вычислительный процесс.

Под воздействием каждого синхросигнала реализуется один шаг алгоритма в соответствии с выражениями (5) — (10) .

Режимы работы (сложение или вычитание) четвертого 8, пятого 9, шестого 10 сумматоров задает сигнал с выхода 60 знакового разряда первого регистра 1 — выражение (5). Значение оператора Р направления изменения модуля вектора формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 15, соединенным входами с выходами знакового

64 и старшего 66 разрядов второго регистра 2. Режимы работы (сложение или вычитание) первого 5, второго Ь сумматоров задает сигнал с вьг:ода 68 элемента ИСКЛИЧАЮЩЕЕ ИЛИ. Этот же сигнал управляет выбором соответствующей константы в первом 13 и втором

14 блоках памяти — выражение (6).

Третий сумматор 7 работает в режиме сложения °

В соответствии с номером выполняемой итерации в первом 11 и втором

12 сдвигателях выполняется сдвиг предыдущих значений соответственно абсцисс В и ординаты А вектора на

К разрядов вправо, т.е. на выходах первого 11 и второго 12 сдвигателей формируются величины соответственно

В . 2 и А .2 . Предыдущее значение ординаты А, ее приращения А р 2 и

8f 2 " поступают соответственно из первого регистра 1, второго 12 и первого 11 сдвигателей в цепь, состоящую из первого 5 и четвертого 8 сумматоров, в результате в четвертом сумматоре 8 формируется новое значение ординаты вектора А Р, которое фиксируется в первом регистре выражение (7). Предыдущее значение абсцисс вектора В,), ее приращения

В ° 2 "и А 2 " поступают соответстf венно из второго регистра 2, первого

11 и второго 12 сдвигателей в цепь, состоящую иэ второго сумматора 6 и пятого сумматора 9, в результате в пятом сумматоре 9 формируется новое значение абьцисс вектора В +,, которое фиксируется во втором регистре 2 — выражение (8).

Предыдушее значение логарифма модуля вектора С и логарифмическая константа -0,5 1п (1+Р .2 +2 ) поступает соответственно из третьего регистра 3 и первого 13 блока памяти в третий сумматор 7, где формируется новое значение логарифма модуля вектора С „, которое фиксируется в третьем регистре 3 — выражение (9).

Предыдущее значение аргумента вектора Dl и арктангенская константа arctg (2 /(1+P р 2 ) поступает соответственно из четвертого регистра 4 и второго 14 блока памяти в шестой сумматор 10, где формируется новое значение аргумента вектора

D <„, которое фиксируется в четвертом регистре 4 — выражение -(10).

Все итерационные шаги выполняются в устройстве аналогично рассмотренному.

После выполнения итераций с двойными шагами в регистрах зафиксированы следующие результаты: в первом регистре 1 — А „,, =0; во втором регистре 2 — В „„=1; в третьем

3Ъ // регистре 3 — С,„„= 1n(X2+Y.g = .=Re 1n(X+jY); в четвертом регистре

5 — D 1„., =arctg Y/X=Im 1n(X+j Y).

Таким образом, реализованы выражения (13) — (16).

Формула изобретения

Устройство для вычисления логарифма, содержащее с первого по третий регистры, первый сдвигатель, первый блок памяти и с первого по третий сумматоры, причем выход первого ре1432513

20

30 гистра соединен с входом первого операнда первого сумматора, выход

Второго регистра соединен с входом первого операнда второго сумматора и информационным входом первого

Сдвигателя, выход которого соединен с входом второго операнда второго сумматора, выход третьего регистра соединен с входом первого операнда третьего сумматора, вход второго операнда и выход третьего сумматора соединены соответственно с выходом

Первого блока памяти и информацион" ным входом третьего регистра, вход синхронизации устройства соединен с входами разрешения записи с первого по третий регистров и входом разрешения считывания первого блока памяти, вход номера итерации устройства соединен с входом сдвига первого сдвигателя и первым адреснь|м входом первого блока памяти, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемьп задач за счег возможности вычисления функции логарифма от номинального аргумента, в него введЕны второй сдвигатель, с четвертого по шестой сумматоры, четвертый регистр, второй блок памяти и элемент ИСИПОЧИ)ЩЕЕ ИЛИ, причем выход первого регистра соединен с информационным вкодом второго сдвигателя, вход сдвига которого соединен с входом номера итерации устройства и первым адресным входом второго блока памяти, второй адресный вход которого соединен с вторым адресным входом первого блока памяти, выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и управляющими входами первого и второго сумматоров, выход первого сумматора сое" динен с входом первого операнда четвертого сумматора, вход второго операнда и выход которого соединены соответственно с выходом первого сдвигателя и информационным входом первого регистра, выход знакового разряда которого соединен с управляющими входами с четвертого по шестой сумматоров, выход второго сдвигателя соединен с входом второго операнда первого сумматора и входом первого операнда пятого сумматора, вход второго операнда и выход пятого сумматора соединены соответственно с выходом второго сумматора и информационным входом второго регистра, выходы знакового и старшего разрядов которого соединены соответственно с первым и вторым входами элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго блока памяти соединен с входом первого операнда шестого сумматора, вход второго операнда и выход которого соединены соответственно с выходом и информационным входом четвертого регистра, вход разрешения записи которого соединен с входом синхронизации устройства и входом разрешения считывания второго блока памяти, выход третьего регистра является выходом логарифма модуля комплексного числа, выходом аргумента номинального числа которого является выход четвертого регистра.

1ч 32513

1432513

f9,У1, ЖИ, 1432513

1432513

У

2

Составитель A.Çoðèí

Техред Л. Сердюкова Корректор ЛЛатаи

Редактор Е.Папп

Тираж 704 Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушскал наб., д. 4/5.

Заказ 5441/41

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4