Устройство для сложения и вычитания чисел с плавающей запятой

 

Изобретение относится к вычислительной технике и предназначено для использования в арифметических устройствах с плавающей запятой, функционирующих в модулярной системе счисления.. Целью изобретения является расширение области применения за счет работы в модулярной системе счисления. Поставленная цель достигается тем, что устройство для сложения и вычитания чисел с плавающей запятой , содержащее регистры 12 и 13 порядков первого и второго операндов, регистры 14 и 15 мантисс первого и второго операндов, блок 11 формирования Д9полнительного кода, вспомогательный регистр 26, вычитатель 23 порядков , блок 25 масштабирования, блок 21 модульных сумматоров, блок 31 сдвига, формирователь 34 порядка результата , элементы 22 и 24 задержкиj блок 29 форшгрования признака аддитивного переполненияJ блок 37 модульного умножения, блоки 17-20 мультиплексоров и блок 33 анализа полиадического кода, содержит блок 9 синхронизации , блок 10 элементов запрета схему 16 сравнения, блоки 27 и 36 мультиплексоров , формирователь 28 интегральных характеристик модулярного кода, блок 30 вычисления интервального индекса числа, формирователь 38 номера нормирующего коэффициента, блок 35 задержки, элемент 32 задержки с соответствующими связями. 5 ил, ,„- „vJf 5 W « tasGib , HsJ, CICrCAW

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

А1 (S1) 4 6 06 F 7/72

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Д

, с

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4107826/24-24 (22) 13.06.86 (46) 23.07.88. Вюл. У 27 (71) Научно-исследовательский институт прикладных физических проблем им. А.Н.Севченко (72) А.А.Коляда и M,Þ.Ñåëÿíèíoâ (53) 681.3(088.8) (5e) Авторское свидетельство СССР

У 885999, кл. G 06 F 7/72, 1979.

Авторское свидетельство СССР

У 1140114, кл. G 06 F 7/49, 1983 °

Авторское .свидетельство СССР

У 1266009, кл. G 06 F 7/72, 1984.

Авторское свидетельство СССР

У 1356821, кл. G 06 F 7/72, 06.02.86. (54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ И ВЫЧИТАНИЯ ЧИСЕЛ С ПЛАВАЛЦЕЙ ЗАПЯТОЙ (57) Изобретение относится к вычислительной технике и предназначено для использования в арифметических устройствах с плавающей запятой, функционирующих в модулярной системе счисления.. Целью изобретения является расширение области применения за счет работы в модулярной системе

„„SU„„1411742 счисления. Поставленная цель достигается тем, что устройство для сложения и вычитания чисел с плавающей запятой, содержащее регистры 12 и 13 порядков первого и второго операндов, регистры 14 и 15 мантисс первого и второго операндов, блок 11 формирования дополнительного кода, вспомогательный регистр 26, вычитатель 23 порядков, блок 25 масштабирования, блок

21 модульных сумматоров, блок 31 сдвига, формирователь 34 порядка рс.— эультата, элементы 22 и 24 задержки, блок 29 формирования признака аддитивного переполнения, блок 37 модульного умножения, блоки 17-20 мультиплексоров и блок 33 анализа полиадического кода, содержит блок 9 синхронизации, блок 10 элементов запрета схему 16 сравнения, блоки 27 и 36 мультиплексоров, формирователь 28 интегральных характеристик модулярного кода, блок 30 вычисления интервального индекса числа, формирователь 38 номера нормирующего коэффициента,, блок 35 задержки, элемент 32 задержки с соответствующими связями. 5 ил, уН

1411742 2 (T=) log

ИЛИ 48, второй триггер 49. Нулевой вход второго триггера 49 и второи вход элемента И 47 объединены и подключены к входу запуска блока 9 синхронизации, вход режима которого соединен с единичным входом первого триггера 45. Выход первого триггера

45 соединен с первым входом элемента.И 47, Второй вход элемента ИЛИ

48, вход младшего разряда регистра

46 сдвига и нулевой вход первого триггера 45 объединены и подключены к входу установки блока 9.Первый вход элемента ИЛИ 48 подключен к выходу первого разряда регистра 46 сдвига. Единичный вход второго триггера 49 соединен с выходом элемента ИЛИ 48, а вход управления сдвигом регистра 46 сдвига — с тактовым входом блока 9. Выход элемента

И 47, выходы (2T+5)-ro и (Т+6) ro разрядов регистра 46 сдвига, выход второго триггера 49 и выход (2Т+10)-го разряда регистра 46 сдвига являются соответственно выходами с,первого по пятый блока 9 синхронизации.

Блок 33 анализа полиадического кода (фиг. 3) содержит элементы ИЛИ

50.1-50.К, И 51,1-51.К-1, шифратор 52 и группу 53 мультиплексоров.

Формирователь 28 интегральных характеристик модулярного кода является известным устройством конвейерного типа (3 ), быстродействие которого составляет (Т+1) такт при пропускной способности одна операция в один такт.

Блок 31 сдвига осуществляет деление входного числа на два и представляет собой известное устройство для масштабирования чисел $2), Третий элемент 32 задержки представляет собой цепочку из (Т+3) последовательно соединенных регистров.

Формирователь 38 номера нормирующего коэффициента реализуется на основе постоянного запоминающего устройства. В его память по адресу Х+

+2 1 записывается константа

i r 2mo Mк

1 = !log — — — —: ), Х Мр, Изобретение относится к вычислительной технике и предназначено для использования в арифметических .устройствах с плавающей запятой функциЭ

5 онирующих в модулярной системе счисления;

Цель изобретения — расширение области применения Эа счет работы в Модулярной системе счисления. .I0

На фиг. 1 представлена схема устройства для сложения и вычитания чисел с плавающей запятой; на фиг, 2 — схема блока синхронизации; на фиг, 3— схема блока анализа полиадического кода; на фиг. 4 — временная диаграмма работы блока синхронизации (для

Т=3); на фиг. 5 — временная диаграмма работы устройства (для Т=З). 20

Устройство содержит вход 1 запуска, вход 2 вида операции, установочный

3 и тактовый 4 входы, входы 5 и 6 мантисс первого и второго операндов соответственно, входы 7 и 8 порядков 25 первого и. второго операндов соответственно, блок 9 синхронизации, блок

I0 элементов запрета, блок 11 формирования дополнительного кода, регистры 12 и 13 порядков первого и второ- 30

ro операндов, соответственно, регистра 14 и 15 мантисс первого и второго операндов соответственно,, схему 16 сравнения, блок 17-20 мультиплексоров, блок 21 модульных сумматоров, первый элемент 22 задержки, вычитатель 23 порядков, второй элемент 24 задержки, блок 25 масштабирования. чисел, вспомогательный регистр 26, блок 27 мультиплексоров, формирова- 40 тель 28 интегральных характеристик модулярного кода, блок 29 формирования признака аддитивного переполнения, блок 30 вычисления интервального индекса числа, блок 31 сдвига, третий элемент 32 задержки, блок 33 анализа полиадического кода, формирователь

34 порядка результата, блок 35 задержки, блок 36 мультиплексоров, блок

37 модульного умножения, формирователь 38 номера нормирующего коэффициента, выход 39 готовности, выход 40 окончания работы, выход 41 порядка результата, выход 42 переполнения, знаковый выход 43 и выход 44 мантис55 сы результата.

Блок 9 синхронизации (фиг. 2) содержит первый триггер 45, регистр

46 сдвига разрядности (2Т+11)бит где S - основание характеристики (S=

=2,4,8,16),;

Хе1091 iiee jm„! 1 (-) — обозначение ближайшего к действительному целого числа.

3 14117

Блок 37 модульного умножения реализуется с помощью постоянных запоминающих устройств, в i-e из которых (i=1,2,...,К) по адресу Х; +2 1 записывается константа

1l (! (-q, q ) — диапазон изменения порядков операндов.

Устройство осуществляет алгебраическое сложение (сложение или вычи тание) чисел а= (1!(я.). (а)), Ь= ({д), ! (Ь), представленных в форме с плавающей запятой, где р(а)=А/М и (!(Ь}= .

=В/М вЂ” мантиссы, Ч(а) и !1(Ь) — порядки операндов а и Ь соответственно, М=шомк !.

Устройство работает следующим образом.

Для определенности допустим, что (а) !1(Ь). По сигналу, подаваемому с установочного входа 3 в блок 9 синхронизации, в младший разряд регистра

46 сдвига записывается единица, второй триггер 49 посредством элемента

ИЛИ 48 устанавливается в единичное состояние, а первый триггер 45 — в нулевое состояние (фиг. 2), тем самым устройство приводится в исходное рабочее состояние. Когда Г вида операции, подлежащий выполнению, с входа

2 устройства подается на единичный вход первого триггера 45, который устанавливается в единичное состояние, Если Г=1, то по сигналу, подаваемому со входа 1 запуска на управляю55 (2) где м; „.,=м„,/m;, Х;Е(0 1,...,тп; — !}, 1 E10 1...,,К-Ц.

Схема 16 сравнения на своем выходе вырабатывает единичный сигнал, если Х)У, где Х и У вЂ” величины, подающиеся соответственно на первый и второй входы схемы 16 сравнения..

Первый элемент 22 задержки представляет собой цепочку иэ (2Т+9) последовательно соединенных регистров, вход первого из которых является входом, а выход последнего — выходом первого элемента 22 задержки..

Второй элемент 24 задержки представляет собой цепочку из (T+3) последовательно соединенных регистров.

Блок 25 масштабирования чисел пред-25 ставляет собой известное устройство конвейерного типа (2), быстродействие которого составляет T Ò+3 тактов при пропускной способности одна операция масштабирования в один такт.

Блок 25 масштабирования чисел осуществляет деление входного числа АеЭ, заданного модулярным кодом, на константу S где 1 — номер масштаба.

Результатом указанной операции являи ется модулярн и код чи а Ау. являющегося некоторым приближением величины А/Б2, 1 = 1-шМк-!...,шМ„;!1, где m !,...,m < — основания модулярной системы счисления, являющиеся попарно простыми числами; т =ш — вспомогательный модуль, выбираемый из условий m< j2m+ к-!

+К-2, m > К-1; М„= Г! m;

i=!

Блок 30 вычисления интервального индекса числа служит для определения по модулярному коду.(о !, ° ...o(„) числа А машинного интервального индекса по формуле (м . 0.1ш.

1(А)= l Ii--! ml

42

4.

Блок 30 реализован так, как это описано в $13.

Блок 29 формирования признака аддитивного переполнения определяет величину Д „и реализован и работает так, как это описано (4)..

Блок 35 задержки состоит из двух элементов задержки на два и один такт соответственно. Вход и выход первого из элементов задержки являются соответственно первыми входом и выходом блока 35 задержки. Вход и выход второго элемента задержки являются соответственно вторыми входом и выходом блока 35 задержки.

Формирователь 34 порядка результата реализуется на основе постоянного запоминающего устройства, В его память по адресу

31Ч С, )her„y(т !! +2 .1 +(d 2 записывается набор констант (!1, g y

1 +1, если ы =1," где м=

g -1,если 1.о =О, 1, если i Й (-z, z j.

О, если (С1, q);

1411742 щий вход блока 10 элемеитов запрета, управляющие входы приема кода регистра 14 мантиссы первого операнда, регистра 12 порядка первого операнда, 5 регистра 13 порядка второго операнда и в блоке 9 синхронизации на второй вход элемента И 47 в нулевой вход второго триггера 49, второй триггер

49 обнуляется, на первом выходе блока 9 синхронизации вырабатывается сигнал О, --1, подаваемый на управляющий вход приема кода регистра 15 мантиссЬ| второго операнда, В регистры 14 и 15 мантисс первого и второго операндов соответственно с входов 5 и 6 устройства принимаются соответственно модулярные коды (c!,, к) числителя А мантиссы

1 р(e ) и (/,,, (5,,! числителя в мантиссы р(Ь), в регистр 12 порядка пер"-..o"o операнда и регистр 13 порядка е..орОГО Операнда вхОдов 7 и 8 устройства принимаются двоичные коды порядков . 1(а) первого операнда и (Ь) 25 второго операнда соответственно и по c;.!e э" îãî начинается первый такт ра,боты устройства.

На каждом такте работы устройства по сигналу, подаваемому с тактового З0 входа 4 уустройств- в блок 9 синхронизацпи,, содержимое регистра 46 сдвига (фнг, 2) сдвигается на Один бит в сторону старших разрядов, при этом во второй триггер 49 записывается

35 единица посредством элемех .та НЛИ 48, когда первый разряд регистра 46 сдвига принимает единичное значение, На первом такте работы устройства модулярный код числа В с выхода регистра 15 мантиссы второго операнда поступает на. вход блока 11 формирования допол1п тельного кода, который получае - моцулярный код числа -В, подаваемый через блок 10 элементов эалрета на информационный вход регист- ра 15 мантисСы второго Операнда. Запись числа -Б в регистр 15 мантиссы второго операнда происходит лишь тог-да, когда выполняемой операцией является вычитание, так как в этом случае на первом выходе блока 9 синхронизации вырабатывается сигнал 6,=1

Подаваемый на управляющий вход приема

Кода регистра 15 мантиссы второго опе-55 эанца. 0,цчовоеменно с этим содеpжи—

1 ые регистров 1? и 13 порядков перво-го и второго операндов соответственНо подаются соответственно на первый и второй входы схемы 16 сравнения, на выходе которой формируется сигнал

6-1

На втором такте сигнал 6 =1 с выхода схемы 16 сравненчя подается на управляющие входы блоков 17, 19, 20 и

36 мультиплексоров, в соответствии с чем модулярный код числа А с выхода регистра 14 мантиссы первого операнда через второй вход блока 19 мультиплексоров поступает во второй элемент

24 задержки, модулярный код числа В (символ означает + или †) с выхода регистра 15 мантиссы второго операнда через второй информационный вход 8 блока 20 мультиплексоров — на первый вход блока 25 масштабирования чисел, содержимое регистра 12 порядка первого операнда через второй информационный вход блока 1? Мультиплексоров - на вход первого элемента 22 задержки и первый вход вычитателя 23 порядков, содержимое регистра 13 порядка второго операнда через второй информационный вход блока 36 мультиплексоров — на второй вход вычитателя

23 порядков, на выходе которого сформируется величина V = 1(а)- (Ь), передающаяся на второй вход блока 25 масштабирования чисел, где со следующего такта начинается масштабирование числа В на константу Б 1.

На (Т+6)-м такте работы устройства

f модулярные коды чисел А с выхода втол рого элемента 24 задержки и "В с выхода блока 25 масштабирования чисел поступают соответственно на второй и первый входы блока 21 модульных сумматоров, который находит модулярный код.числа С=А+ В, передающийся во вспомогательный регистр 26. Так как на данном такте на управляющий вход блока 27 мультиплексоров с третьего выхода блока 9 синхронизации подается сигнал 6>=0, то модулярный код числа с выхода блока 25 масштабирования чисел через первый информационный вход блока 27 мультиплексоров передается в блок 30 вычисления интер-. вального индекса числа, где в течение очередных Т тактов, считая текущий, в соответствии с (2) вычисляется машинный интервальньй индекс I(h) числа.

На (Т+7)-м такте работы на управляющий вход блока 27 мультиплексоров с третьего выхода блока. 9 синхронизации подается сигнал =:1, поэтому мо7 141174 дулярный код числа А с выхода второго элемента 24 задержки через второй информационный вход блока 27 мультиплексоров передается в блок 30 вычисления интервального индекса числа для вычисления машинного интервального индекса T(A) числа, модулярный код числа С с выхода вспомогательного регистра 26 подается на вход формирователя 28 интегральных характеристик модулярного кода, который начинает вычисление поправки Амербаева 8(C) и коэффициентов симметрического полиади5

10 г 8 ва и коэффициентов симметрического полиадического кода. При этом поправка

Амербаева с вьжода формирователя 28 интегральных характеристик модулярного кода через четвертый информационный вход подается в блок 29 формирования признака аддитивного переполнения, где по ней и вычету I формируется признак аддитивного переполнения

Я, который передается с выхода блока

29 формирования признака аддитивного переполнения на первый вход блока

35 задержки..

35

50

55 ческого кода числа С. Одновременно с этим на (Т+7)-м такте модулярные коды числа А с выхода второго элемента

24 задержки и 3 с выхода блока 25 масштабирования чисел подаются соответственно на первый и второй информационные входы блока 29 формирования признака аддитивного переполнения, который начинает формирование величины Я.

На (Т+8)-м такте модулярный код С с выхода вспомогательного регистра

2б передается на входы блока 3! сдвига и третьего элемента 32 задержки.

Блок 31 сдвига начинает вычисление числа С = С/ 21.

На (2Т+6)-м такте работы устрой- ства с второго выхода блока 9 синхронизации на управляющий вход блока

29 формирования признака аддитивного переполнения подается сигнал 6 =1, благодаря чему величина Я, сформированная в данном блоке, суммируется с величиной ?(6), поступившей через третий информационный вход блока

29 формирования признака аддитивного переполнения с выхода блока 30 вычисления интервального индекса числа, и получается вычет (g+I("В)1

На (2Т+7)-м такте работы устройства с второго выхода блока 9 синхронизации на управляющий вход блока

29 формирования признака аддитивного переполнения передается сигнал

6 =0, благодаря чему полученный вычет суммируется в данном блоке с величиной Т(А), поступившей с выхода блока 30 вычисления интервального индекса числа, и получается вычет

Х = Я. +Т(А)+1(В)(На (2Т+8)-м такте работы устройства формирователь 28 интегральных характеристик модулярного кода завершает формирование поправки Амербае15

"а (2Т+9)-м такте работы устройства коэффициенты симметрического полиадического кода с выходов формирователя 28 интегральных характеристик модулярного кода подаются на входы блока 33 анализа полиадического кода, который на первом и втором своих выходах формирует старший ненулевой коэффициент симметрического полиадического кода Х и его номер 1 соответственно, при этом знаковый (старший) бит коэффициента Х-р передается на второй вход блока 35 задержки, а числа Х и l соответственно получают на первый и второй входы формирователя

38 номера нормирующего коэффициента, который на (2Т+10)-м такте работы устройства на своем выходе формирует величину 1 (см, (1)).

На заключительном (2T+ll)-м такте величина 1(а) с выхода первого элемента 22 задержки поступает на пер вый вход формирователя 34 порядка результата, на второй и третий входы которого поступают соответственно величины 1 с выхода формирователя 38

I номера нормирующего коэффициента и

Я „с первого выхода блока 35 задержки, Кроме того, величина 1 с вьп:ода форI мирователя 38 номера нормирующего коэффициента подается на второй вход блока 37 модульного умножения, на первый вход которого с выхода третьего- элемента 32 задержки поступает величина С. Блок 37 модульного умножения находит модулярный код величины С=C S, который поступает на пер(3 вый информационный вход блока 18 мультиплексоров, на второй информационный вход которого с вьжода блока

31 сдвига подается величина С =(C/2).

На управляющий вход блока 18 мультиплексоров подается сигнал Я. с первого выхода блока 35 задержки

9 1411 7

13 зависимости от значения величины

Я „на первом выходе формирователя 34 порядка результата и выходе блока 18 мультиплексоров формируются соответст5 вующие значения порядка результата

1 и числителя нормализованной мантис сы результата. Если Я .„=1 на вь ходе

44 мантиссы-результата и выходе 41 порядка результата устройства, получают соответственно величины Сд и

1(а)+1, а при Я =0 - величины С и

4(а)-1 .

На втором выходе формирователя 34 порядка результата формируется признак переполнения, который может быть считан посредством выхода 42

4 переполнения устройства. На знаковый выход.43 с второго выхода блока 35 задержки передается знак результата, а на выхо- 20 де 40 появляется сигнал окончания операции сложения чисел.

На выходе 39 готовности единица появляется на втором такте. Это 03 начает, чro начиная с указанного мо- 25 мента времени в устройстве может быть инициирована новая операция сложения чисел . Таким образом, при работе устройства в условиях максимальной загрузки его пропускная способность 30 составляет одну операцию не более чем в два такта., Фор мул а и э о б р е т е н ия

Устройство для сложения и вычитания чисел с плавающей запятой, со, держащее регистр мантиссы первого операнда, регистр мантиссы второго

1 операнда, регистр порядка первого операнда, регистр порядка второго операнда, блок формирования дополнительного кода, вспомогательный регистр, вычитатель порядков, блок масштабирования чисел, блок модульных сумматоров, блок сдвига, блок формирования признака аддитивного переполнения, формирователь порядка результата, два элемента задержки, блок модульного умножения, четыре блока мультиплексоров и блок анализа полиадического кода, содержащий К (К— количество оснований системы счисления) элементов ИЛИ, К-1 элемент И и шифратор, причем входы мантисс первого и второго операндов устройства соединены соответственно с информационным входом регистра мантиссы первого операнда,и с установочным входом

42 10 регистра мантиссы второго операнда, входы порядков первого и второго операндов устройства соединены соответственно с информационными входами регистров порядка первого и второго операндов, входы разрешения приема которых объединены и соединены с входом разрешения приема регистра мантиссы первого операнда и с входом запуска устройства, выходы регистров порядка второго и первого операндов соединены соответственно с первым и вторым информационными входами первого блока мультиплексоров, выход которого соединен с входом первого элемента задержки, выход которого соединен с первым входом формирователя порядка результата, выход порядка которого является выходом порядка результата устройства,- выходы блока модульного умножения и блока сдвига соединены соответственно с первым и вторым информационными входами второго блока мультиплексоров, выход которого является выходом мантиссы результата устройства, выход регистра мантиссы второго операнда соединен с входом блока формирования дополнительного кода и с первым информационным входом третьего олока мультиплексоров, второй информационный вход которого соединен с выходом регистра мантиссы первого операнда и с первым информационным входом четвертого блока мультиплексо-. ров, второй информационный вход которого соединен с выходом регистра мантиссы второго операнда, выходы четвертого блока мультиплексоров и вычитателя порядков соединены соответственно с информационным входом и с входом номера масштаба блока масштабирования, выход третьего блока мультиплексоров соединен с входом второго элемента задержки, выход которого соединен с первым информационным входом блока формирования признака аддитивного переполнения и с входом первого слагаемого блока модульных сумматоров, выход которого соединен с входом вспомогательного регистра, выход которого соединен с входом блока сдвига, выход блока масштабирования чисел соединен с вторым информа-! ционным входом блока формирования признака аддитивного переполнения и с входом второго слагаемого блока модульных сумматоров, причем в блоке анализа полиадического кода i-й вход

141 1 742

5 ,0

1-го элемента И (i=1, ° . °,1, 1=1...,, К-1) соединен с инверсным выходом

i-ro элемента ИЛИ, (1+1)-й вход 1-го элемента И соединен с прямым выходом (1+1-, -го элемента ИЛИ, прямой выход первого элемента ИЛИ и выходы элементов И с первого по (К-1)-й соединены соответственно с входами шифратора, о т л и ч а ю щ е е с .я тем, что, с целью расширения области применения за счет работы в модулярной системе счисления, оно содержит блок синхронизации, блок элементов запрета, схему.сравнения, пятый и шестой блоки мультиплексоров, формирователь интег" ральных характеристик модулярного кода, блок вычисления интервального индекса числа, формирователь номера нормирующего коэффициента, блок задержки и третий элемент задержки, причем блок анализа полиадического кода дополнительно содержит группу мультиплексоров, причем входы запуска и вида операции устройства, установочный и тактовый входы устройства соединены соответственно с входами запуска, режима, установки и тактовым входом блока синхронизации ; первый выход которого соединен с входом разрешения приема регистра мантиссы второго операнда, информационный вход которого соединен с выходом блока элементов запрета, информационный и управляющий входы которого соединены соответственно с выходом блока формирования дополнительного кода и с входом запуска устройства, выходы регистров порядка первого и второго операндов соединены соответственно с первым и вторым входами схемы сравнения, выход которой соединен с управляющими входами первого, третьего и четвертого блоков мультиплексоров, выходы блока масштабирования чисел и второго элемента задержки соединены соответственно с первым и вторым информационными входами пятого блока мультиплексоров, выход которого соединен с входом блока вычисления интервального индекса числа, выход которого соединен с третьим информационным входом блока формирования признака аддитивного переполнения, вход задания режима которого соединен с вторым выходом блока синхронизации, третий, четвертый и пятый выходы которого соединены соответственно с управляющим входом пятого блока мультиплексоров, с входами готовности и окончания работы устройства, входы уменьшаемого и вычитаемого вычитателя порядков соединены соответственно с выходами первого и шестого блоков мультиплексоров, первый и второй информационные н управляющий вход шестого блока мультиплексоров соединены соответственно с выходами регистров порядка первого и второго операндов и с выходом схемы сравнения, выход вспомогательного регистра соединен с входами третьего элемента задержки и формирователя интегральных характеристик модулярного кода, выход поправки Амердаева которого соединен с четвертым входом блока формирования признака аддитивного переполнения, выход которого соединен с первым входом блока задержки, выходы коэффициентов полиадического кода формирователя интегральных характеристик модулярного кода соединены соответственно с входами элементов

ИЛИ олока анализа полиадического кода, выход старшего м.,льтиплексора группы которого соединен с вторым входом блока задержки, выходы мультиплексоров группы, кроме старшего, и выход шифратора блока анализа полиадического кода соединены соответственно с первым и вторым входами формирователя номера нормирующего коэффициента, выход третьего элемента задержки соединен с входом первого сомножителя блока модульного умножения, вход второго сомножителя которого соединен с выходом формирователя номера нормирующего коэффициента и с вторым входом формирователя порядка результата, выход переполнения которого является выходом переполнения устройства, первый выход блока задержки соединен с управляющим входом второго блока мультиплексоров и с третьим входом формирователя порядка результата, второй выход блока задержки является знаковым выходом устройства, причем в блоке анализа полиадического кода выход шифратора соединен с управляющими входами мультиплексоров группы, информационные входы которых соединены с входами соответствующих элементов

ИЛИ.

I4)1742

1411742

ФОМЕ,ОЮ ликтору

10 /1 12 U М /5 16.17

Немур а та ля I 2я Ф$ б 7 8Я OHt89pflf 6I7

Я к Ы.

Юмк Э дюкло:

Веоо И абай

&же

jol Ффб ееее

Qer М

2 AfpAgc бле М

Фмк 1У

Neo Ю!

&ox 3F

Юмк.Ф

Жмк М Э®М

Составитель А.Клюев

Редактор П.Гереши Техред М.Ходанич

Корректор Г.Решетник

Заказ 3655/44

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4