Устройство для параллельного формирования адресов

 

Изобретение относится к вычислительной технике и может быть использовано в параллельных вычислительных системах с общим управлением и с основной памятью, состоящей из нескольких независимоадресуемых блоков . Цель изобретения - расширение функциональных возможностей устрой

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (д1) 4 С 06 F 9/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ риг. 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К ДВто СК0ЬУCBMQETEJlbCTBV (21 ) 41 74092/24-24 (22) 04.01.87 (46) 23.08.88, Бюл. У 31 (72) В.В.Есипов, Н.И.Захаревич и Н.Н. Ситников (53) 681. 325 (088. 8) (56) Авторское свидетельство СССР

У 1062703, кл. G 06 F 9/36, 1982.

Авторское свидетельство СССР

Ф 1337898, кл. G 06 F 9/36, 1985. (54) УСТРОЙСТВО ДЛЯ ПАРАЛЛЕЛЬНОГО

ФОРМИРОВАНИЯ АДРЕСОВ (57) Изобретение относится к вычислительной технике и может быть использовано в параллельных вычислительных системах с общим управлением и с основной памятью, состоящей из нескольких независимо адресуемых блоков. Цель изобретения — расширение функциональных возможностей устрой1418711 ства за счет обеспечения произволь-! ного начального адреса и обеспече" фя возможности маскирования выдачи

1 адресов. С этой целью устройство содержит регистры адреса 1, шага 2 и максимального 4 индекса, блок 3 запоминания индексов, сумматоры 5, схемы 6 сравнения, два элемента ИЛИ 7, 19, триггер 8 границы, группы 9 выходных элементов И, буферные 10 регистры, сумматор 11 границы, коммутаmp 12, группы элементов И 13, 25 и ИЛИ 26, счетчики 14 и 15, дешифраmp 16, регистр 17 маски, триггер

18, два элемента И 20 и 21, элемент

Изобретение относится к вычисли.тельной технике и может быть использовано в параллельных вычислительных системах с общим управлением и с основной памятью, состоящей из нескольких независимо адресуемых блоков.

Целью изобретения является расширение функциональных возможностей устройства .за счет обеспечения форми- 10 рования произвольного начального адреса и обеспечения воэможности маскирования выдачи адресов.

На фиг.I приведена функциональная схема устройства на фиг.2 — то же, блоков запоминания индексов.

Устройство содержит регистр 1 адреса„ регистр 2 шага, блок 3 запоминания индексов, регистр 4 максимального индекса, сумматоры 5,. схемы 6 сравнения, первый элемент ИЛИ 7, триггер 8 границы, группы выходных элементов И 9, буферные регистры 10, сумматор 11 границы, коммутатор 12, группу управляющих элементов И 13, два 25 счетчика 14 и 15, дешифратор 16, регистр 17 маски, триггер 18, второй элемент ИЛИ 19, два элемента И 20 и

21, элемент НЕ 22, два элемента 23 и

24 задержки, группы маскирующих эле,ментов И 25, группы элементов ИЛИ 26, элементы 27 И-НЕ.

Информационные входы регистра 1 адреса, регистра 2 шага и регистра 4 максимального индекса являются соот.35 ветственно входами начального 28 адреHE 22, два элемента 23 и 24 задержки. и элементы И-НЕ 27. Значение шага индекса с регистра 2 шага подается на адресные входы блоков памяти, входящих в состав блока 3 запоминания индексов. Считанные значения индексов суммируются. сумматорами 5 с начальным адресом, заданным на регистре 1 адреса, или с адресом продолжения, поступающим с выхода коммутатора 12.

Выборочное маскирование формируемых адресов осуществляется кодом, хранящимся на регистре 17 маски, с помощью групп элементов И 25 и ИЛИ 26.

1 з.п. ф-лы, 2 ил., 1 табл.

2 са, шага индекса 29 н максимального индекса 30 .устройства. Прямой выход триггера 8 границы является выходом

31 признака окончания формирования адресов устройства, выходы выходных элементов И групп 9 являются разрядами соответствующих адресных выходов

32 устройства. Информационный вход регистра 17 маски является входом 33 маски устройства, вторые входы элементов ИЛИ всех групп 26 подключены к входу 34 запрещения маскирования устройства.

Первый вход первого 20 элемента И является входом 35 такта адресации устройства. Выход второго элемента

ИЛИ 19 является выходом 36 признака нарушения границы адреса устройства.

Вторые входы выходных элементов И первой группы 9 подключены к (i+2)-и входам (i=1,N-1) выходных элементов

И всех групп 9, начиная со второй, и к входу 37 строба выдачи адресов устройства.

Входы установки в "0" регистра 1 адреса, регистра 2 шага, регистра .4 максимального индекса, триггера 8 границы, буферных регистров 10, счетчиков 14 и 15, регистра 17 маски и триггера 18 подключены к шине 38 установки в исходное состояние устройства. Синхровходы регистра I адреса, регистра 2 шага, регистра 4 максимального индекса и регистра 17 маски подключены к первому синхровходу 39

3 141871 устройства. Синхровходы буферных ре— гистров 10 подключены к второму синхровходу 40 устройства. Выходы элементов И-НЕ 27 являются соответству5 ющими выходами 41 признака выдачи устройства.

Блок 3 запоминания индексов содержит группы 42 блоков памяти, причем адресные входы блоков памяти групп 42 подключены к адресному входу 43 блока 3, входы считывания бло-, ков памяти каждой группы 42 подключены к соответствующим входам считывания одноименной группы 44 блока 3.

Выход i-го (i= ) блока памяти всех групп 42 подключен к i-му ацресному выходу 45 блока 3.

Устройство работает следующим образом.

Предполагается хранение адресуемых данных в основной памяти вычислительной системы в виде одномерного массива (вектора), причем соседние 25 элементы вектора имеют отличающиеся на единицу значения адреса. Основная память вычислительной системы состоит из Р (Р - .целое число) блоков (P = M - N), имеющих независимые ад- 3<» ресные цепи одинаковой разрядки. Адреса элементов массива чередуются по, блокам основной памяти, т.е. номер блока основной памяти задается

)1о8 Р(младшими разрядами адреса.

Адреса ячеек основной памяти образуются путем суммирования начального адреса с последовательными значениями индекса, отличающимися на заданный шаг. Граница индекса (размер век- 4О тора) задается программно. Единственным ограничением является условие кратности границы шагу индекса. Устройство обеспечивает параллельную выдачу значений индекса с заданным ша . 45 гом.

После установки устройства по шине 38 в исходное состояние происходит загрузка начального адреса на регистр 1 адреса, шага индекса, на регистр 2 шага и границы (максимального значения) индекса — на регистр 4 максимального индекса. В этом же такте выполняется запись кода маски на регистр 17 маски, разрядность которого равна M N.

Значение шага индекса с регистра

2 шага подается в качестве адреса на адресные входы всех Р = И . N блоков

4

42 памяти, входящих в состав блока 3 запоминания индексов.

В блоках 42 записаны заранее вычисленные значения индексов для всех возможных значений шага (для нагляд— ности фактически хранимые двоичные коды преобразованы в десятичные и принято М = 1, N = P) представленные в таблице.

Номер блока 42

1 2 3 4

1цаг индекса (адрес в блоках 42) 1 0 1 2 3 4 P.— 1

2 0 2 4 6 8 2(Р-1)

3 0 3 6 9 12 3(Р-1)

4 0 4 8 12 16 4(Р- 1)

5 0 5 ln 15 20 5(Р-1) 0 1 21 31 41 1(Р-l) При подаче сигнала считывания на входы считывания всех блоков 42 памяти, блока запоминания индексов, на адресных выходах 45 блока 3 будут параллельно считаны Р значений индексов с заданньм шагом.

Рассмотренная ситуация соответствует крайнему случаю, когда блок 3 содержит единственную группу блоков

42 памяти (И = 1, N = P). Следует учитывать, что количество сумматоров

5, схем 6 сравнения, буферных регистров 10, а также групп 9 выходных элементов И равны количеству одновременно считываемых индексов, т.е. количеству блоков 42 памяти, на которые подается сигнал считывания в одном такте.

Структура предлагаемого устройства позволяет варьировать значения. M и N, оставляя P = M N постоянным, т.е. оптимизировать устройство по критерию "быстродействие/затраты аппаратуры". При увеличении M и:соответствующем. уменьшении N количество блоков 5, 6, 9 и 10 уменьшается, однако количество тактов считывания, которое потребуется для выработки

55

5 14 всех P индексов, растет, т.е; быстродействие устройства уменьшается, достигая н пределе, (при M = P, N 1) быстродействия последовательного формирователя адресов..

Считанные в одном такте N значений индексов подаются на входы соответствующих сумматоров 5, которые осуществляют их сложение с начальным адресом, считанным с регистра 1 адреса через коммутатор 12. С выходов сумматоров 5 сформированные адреса поступают на соответствующие буферные регистры 10 и сравниваются схемами 6 сравнения со значением максимального адреса, полученным путем суммирования на сумматоре 11 границы содержимого регистра 4 максимального индекса с начальным адресом, записанным иа ре,гистре 1 адреса.

Если равенство не зафиксировано ни одной из схем 6 сравнения, то сформйрованные адреса параллельно выдаются группами 9 выходных элементов И на соответствующие адресные 32 выходы устройства и выполняется следующий такт формирования адресов.

В случае если выполнены все M тактов цикла формирования адресов, а сравнения (достижения граничного адреса) не произошло, то значение максимального адреса, сформированного в данном цикле и записанного в N-й буферный регистр 10, загружается через группу 13 управляющих элементов И по информационному входу во второй:счетчик 15.Одновременно устанавливается в единицу триггер 18, обеспечивая в

pàëüHåéøèõ циклах формирования адре-.

I .l сов подключение информационного выхода второго счетчика 15 к входам ! первого слагаемого сумматоров 5, замещая, таким образом, на этих вхо,ах начальный адрес.

При достижении граничного адреса на каком-либо из буферных регистров

l0 соответствующая схема 6 сравнения вырабатывает нулевой сигнал, блокирующий выдачу группами 9 выходных элементов И всех адресов, сформированных в данном такте и превосходящих граничный. Сам граничный адрес выдается. Одновременно, сигнал сравнения, пройдя через первый элемент

ИЛИ 7, устанавливает триггер S границы в единицу, блокируя тем самым прохождение через первый 20 элемент

18711 б

И дальнейших сигналов считывания на счетный вход первого 14 счетчика.

Маскирование сформированных адресов реализуется следующим образом.

Нулевое значение i-ro разряда j-й группы (i=1,N; j=l,М) регистра 17 маски задает маскирование i-ro адреса в j-м такте цикла формирования адресов. При этом сигнал считывания не поступает на i-й блок 42 памяти

j-й группы. На все входы i-го элемента И-НЕ 27 поступают единичные значения, а на соответствующем выходе

41 признака выдачи устройства устанавливается соответственно нулевое значение. Это значение является при-. знаком, того, что информация на i-u адресном выходе устройства не должна восприниматься как сформированный адрес и игнорируется. Если в последнем M-м такте цикла формирования адресов последний адрес замаскирован, т.е. Ы-й разряд М-й группы регистра

25 17 маски равен нулю, и граничный адрес не достигнут, то по отсутствию сигнала считывания.на N-м входе М-й. группы блока 3 запоминания индексов, содержимое второго счетчика 15 автоЗ0 матически получает приращение íà P.

Запрет маскирования осуществляет ся подачей единичного сигнала на вторые входы элементов ИЛИ 26 всех групп..

Таким Образом, предлагаемое устройство обеспечивает параллельное формирование адресов, отличающихся на заданный шаг индексации и начинающихся с произвольного значения, 40 т ° е ° с адреса .Операнда В прОизВОль ном блоке основной памяти.

Кроме того, предлагаемое устрой/ ство обеспечивает возможность блокировки любого из формируемых адресов. В целом предлагаемое устройство обладает более широкими функциональными воэможностями, чем иэвест1 ное устройство.

Формула изобретения

1. Устройство для параллельного формирования адресов, содержащее регистр адреса, регистр шага, блок запоминания индексов, регистр максимального индекса, N сумматоров (где Nколичество параляельно формируемых адресов), N схем сравнения, первый элемент ИЛИ, триггер границы и N

7 14187 групп выходных элементов И причем

Э

I информационные входы регистра адреса, регистра шага и регистра максимального индекса подключены соответственно к входам начального адреса, шага ин5 декса и максимального индекса устройства, выход i-й схемы сравнения (i

Г,Я) подключен к -м входам элементов И всех групп, начиная с (i+1)-й, и к i-му входу первого элемента ИЛИ, выход которого подключен к входу установки в "1" триггера границы, прямой выход которого является выходом признака окончания формирования адре- 15 сов устройства, выходы выходных элементов И i-й группы являются соответствующими разрядами i-го адресного выхода устройства, о т л и ч а ю щ етем, что, с qeJIxlo расширения 20 функциональных возможностей устройства за счет обеспечения произвольного начального адреса и обеспечения возможности маскирования выдачи адресов, в него введены N буферных регистров, 25 сумматор границы, коммутатор, группа управляющих элементов И, два счетчика, дешифратор, регистр маски, триггер, второй элемент ИЛИ, два элемента задержки, И групп маскирующих элементов И (где М вЂ” количество тактов в одном цикле формирования адресов), М групп по N элементов ИЛИ и

N . элементов И-НЕ,причем выход регистра.адреса подключен к первому информационному входу коммутатора и к входу первого слагаемого сумматора границы, вход второго слагаемого которого подключен к выходу регистра максимального индекса, выход суммы 40 сумматора границы подключен к первым входам схем сравнения, второй вход ,i-й схемы сравнения подключен к выходу i-ro буферного регистра, информационный вход которого подключен к выходу суммы i-ro сумматора, вход первого слагаемого которого подключен к i-му адресному выходу блока запоминания индексов, разряды i-го адресного выхода блока запоминания ин;-дексов > подключены к соответствующим входам., i-ro элемента И-НЕ, входы второго слагаемого сумматоров подключены к выходу коммутатора, адресный ВХОД кОтОрОгО пОдключен к IIpH мому выходу триггера, вход установки в "1" которого подключен к входам элементов задержки, элемента НЕ и к выходу N-ro маскирующего элемента И

11 8

М-й группы, адресный вход блока запоминания индексов подключен к выходу регистра шага, входы считывания j-й группы (j=l,Ì) блока запоминания индексов подключены к выходам соответствующих маскирующих элементов И j-й группы, первые входы которых подключены к j-му выходу дешифратора, а вторые - к выходам соответствующих элементов ИЛИ j-й группы, первые входы которых подключены к соответствующим разрядам j-й группы выхода регистра маски, информационный вход которого является входом маски устройства, вторые входы элементов ИЛИ всех групп подключены к входу запрещения маскирования устройства, вход дешифратора подключен к. выходу первого счетчика, счетный вход которого подключен к выходу первого элемента

И, первый вход которого является входом такта адресации устройства, а второй подключен к инверсному выходу триггера границы и к первому входу второго элемента И, второй вход которого подключен к выходу элемента НЕ, выход второго элемента И подключен к входу увеличения на Р второго счетчика, разряды информационного входа которого подключены к выходам соответствующих управляющих элементов И группы, первые входы которых подключены к соответствующим разрядам выхода N-ro буферного регистра, вторые входы управляющих элементов И группы подключены к выходу первого элемента задержки, выход второго элемента задержки подключен к входу разрешения приема по информационному входу второго счетчика, выход которого подключен к второму.информационному входу коммутатора, выходы переполнения сумматоров подключены к .соответствующим входам второго элемента ИЛИ, выход которого является выходом признака нарушения границы адреса устройства, (i+1)-е входы выходных элементов И (i+1)-й группы (i=1,N-1) подключены к соответствующим разрядам выхода (i+1)-ro буферного регистра, первые входы выходных элементов

И первой группы подключены к соответствующим разрядам выхода первого буферного регистра, вторые входы выходных элементов И первой группы подключены к (i+2)-м входам (i Т, Г-Т).выходных элементов И всех групп, начиная с: второй, и к входу строба

10 ветствующими выходами признака выдачи устройства.

Фиг. 2

Составитель А. Доброхотов

Техред И.Верес . Корректор А.Тяско

Редактор Г.Волкова

Заказ 4154/46

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

9 14187 выдачи адресов устройства, входы установки в "0" регистра арреса, регистра шага, регистра максимального индекса, триггера границы, буферных регистров, счетчиков, регистра маски и триггера подключены к шине установки в исходное состояние устройства, синхровходы регистра адреса, регистра шага, регистра максимального индекса и регистра маски подключены к первому синхровходу устройства, синхровходы буферных регистров подключеНы к второму синхровходу устройства, выходы .элементов И-НЕ являются соот2.. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок запоминания индексов содержит М групп no N блоков памяти, причем адресные входы блоков памяти групп подключены к адресному входу блока, входы считывания блоков памяти )-й группы (11,М) подключены к соответствующим входам считывания j-A ronne блока, выход i-го (д1,N) блока памяти всех групп подключен к i-му адресному выходу блока.