Арифметическое устройство

 

Изобретение относится к вычислительной технике и может быть использовано для построения арифметических устройств ЦВМ. Цель изобретения - расширение области применения за счет блокировки поступления на выход промежуточных результатов вычисления. Поставленная цель достигается тем, что ари1)метическое устройство, содержащее сумматоры-вычитатели 1,3, квадратор 2, коммутатор 4, сдвиговый регистр 5, злементыИЛИ 12, 19, 20, элементы И 13, 14, 15, элементы НЕ 17, 18 и триггер 21, содержит блок 6 элементов И и элемент И 16 с соответствующими связями . 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСА БЛИН (59.4 G 06 F 7 38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ(СВИДЕТЕЛЬСТВУ

71 б

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4264731/24-24. (22) 31.03.87 (46) 23.09.88. Бюл. Ф. 35 (72) Н.И.Червяков, М.Ю. амельчук и А.Е.Шайкин (53) 681.3(088.8) (56) Авторское свидетельство СССР и 378845, кл. G,06 F 7/38, 1970.

Авторское свидетельство СССР У 1200278, кл. С 06 F 7/38, 1984. (5 4) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО (5?) Изобретение относится к вычислительной технике и может быть исполь-.

Л0„„1425656 А 1 зовано для построения арифметических устройств ЦВМ. Цель изобретения— расширение области применения s a счет блокировки поступления на выход промежуточных результатов вычисления.

Поставленная цель достигается тем, что арифметическое устройство, содер жащее сумматоры-вычитатели 1, 3, квадратор 2, коммутатор 4, сдвиговый регистр

5, элементыИЛИ 12, 19, 20, элементы И

13, 14, 15, элементы HE 17, 18 и триггер

21, содержит блок 6 элементов И и элемент И 16 с соответствующими связями, 1 ил.

14256

2 (а+Ь)г (а Ь)г ле

Исходное состоя1

Изобретение относится к вычислительной технике и может быть использовано для построения арифметических устройств ЦВИ.

Цель изобретения — расширение области применения за счет блокиров1си поступления на выход промежуточных результатов вычисления.

На чертеже представлена схема

10 арифметического устройства.

Арифметическое устройство содержит сумматор-вычитатель 1, квадратор 2, сумматор-вычитатель 3, коммутатор 4, сдвиговый регистр 5, блок 6 элементов И, информационные входы 7 и 8 устройства, выход 9 устройства, вход

10 кода операции устройства, первый тактовый вход 11 устройства, элемент

HJIH 12, элементы И 13-16, элементы

НЕ 17 и 18, элементы ИЛИ 19 и 20, триггер 21, второй 22 и третий 23 тактовые входы устройства.

Арифметическое устройство выполняет операции сложения, вычитания и умножения при кодах на входе 10 кода операции соответственно 01, 00, 11. !

При операции слохсения сумматоры-! вычитатели 1 и 3 установлены в режим

; суммирования кодом входа 10 через . единичный вход триггера 2 1. Коммутататор 4 обеспечивает передачу данных на выход с первого сумматора-вычита: теля 1, так как

35 через элемент НЕ 18. Операнды, пос тупающие на вхорру 7 и о, суммируются в сумматоре-вычитателе 1 и через коммутатор 4 сумма записывается в первом такте в сдвнговый регистр 5, на его .40 вход записи поступает первый тактовый импульс с входа 11 через элемент

ИЛИ 19.

Результат вычисления поступает на выход 9 устройства через блок 6 элементов И, так как на его вход поступает единица первого тактового импульса через элементы 1ШИ 19, И 16 и

ИЛИ 20.

При выполнении операции вычитания устройство работает аналогично, за исключением того, что сумматоры-вычитатели 1 и 3 устанавливаются в режим вычитания кодом входа 10 через элемент НЕ 17 и нулевой вход триг гера 21.

При операции умножения произведе.ние умножения вычисляется по формуние аналогично рассмотренным ранее.

С началом операции на входах 11, 22 и 23 устройства последовательно по времени появляются тактовые импульсы.

Первый тактовый импульс проходит через элемент ИЛИ 19 и поступает на вход записи сдвигового регистра 5, а также проходит через элемент ИЛИ 12 и элемент И 15, поскольку на втором входе элемента И 15 присутствует потенциал логической "1" с входа 10.

Данный сигнал с выхода элемента И 15 поступает на счетный вход триггера 21 и переводит era в противоположное нулевое состояние.

Таким образом, первоначально сумматоры-вычитатели 1 и 3 работают в режиме сложения. Полученная сумма (а + Ь) через квадратор 2, сумматорвычитатель 3 и коммутатор 4 поступает на сдвиговый регистр 5, где записывается промежуточный результат (a+b) .

После чего, так как триггер 21 приведен в нулевое состояние, сумматорвычитатель 1 формирует значение (а-Ь), которое проходит через квадратор 2 на вход сумматора-вычитателя

3, где вычитается из величины, записанной в сдвиговом регистре 5, и по тактовому импульсу, поступающему через элемент И 13, так как на его другом входе имеется потенциал логической единицы с входа 10, и элемент

ИЛИ 19 на вход записи сдвигового регистра 5, результат (а+Ь) †(а-Ь) записывается в данный регистр. Второй тактовый импульс также переводит сумматоры-вь|читатели 1 и 3 в режим сложения, пройдя по цепи: элемент ИЛИ

12, лемент И 15, счетный вход триггера 21.

По третьему тактовому импульсу, поступающему через элемент И 14, на вход сдвига сдвигового регистра 5, происходит сдвиг на два разряда вправо значения, записанного в сдвиговом регистре 5, что соответствует делению на четыре, и полученное произведение поступает на выход 9 устройства, так как на другой вход блока 6 элементов

И поступает сигнал через элементы

И 14 и ИЛИ 20.

Фар мул а изобретения

Арифметическое устройство, содержащее два сумматора-вычитателя, квадо ратор, коммутатор, сдвиговый регистр, 1425656

Составитель А. Клюев

Редактор Г. Гербер Техред М.Ходанич Корректор С. Черни

Заказ 4770/46 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 триггер, два элемента НЕ, три элемента И и .три элемента ИЛИ, причем первый и второй информационные входы устройства соединены с соответствующими информационными входами первого сумматора-вычитателя, выход которого соединен с первым информационным входом коммутатора и входом квадратора, выход второго сумматора-вычитателя - 10 соединен с вторым информационным входом коммутатора, выход которого соединен с информационным входом сдвигового регистра, выход которого соединен с первым информационным входом сумматора-вычитателя, второй информационный вход которого соединен с выходом квадратора, первый тактовый вход устройства соединен с первыми входами первого и второго элементов

ИЛИ, второй тактовый вход устройства соединен с вторым входом первого элемента ИЛИ и первым входом первого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, 2 выход которого соединен с входом разрешения записи сдвигового регистра, третий тактовый вход устройства соединен с первым входом второго элемента И выход которого соединен с вхо1

30 дом разрешения сдвига сдвигового регистра, вход первого разряда входа кода операции устройства соединен с вторыми входами первого и второго элементов И и с первым входом третье/ го элемента И, выход которого соединет со счетным входом триггера, выход которого соединен с управляющими входами первого и второго сумматоров-вычитателей, вход второго разряда входа кода операции устройства соединен через первый элемент НЕ с входом установки в "0" триггера, вход первого разряда входа кода операции устройства соединен через в о-: рой элемент HK с управляющим входом коммутатора, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет блокировки поступления на . выход промежуточных результатов вычисления, оно содержит блок элементов И и четвертый элемент И, причем вход первого элемента НЕ соединен е входом установки в " 1" триггера, выход первого элемента ИЛИ соединен с вторым входом третьсго элемента И, выход второго элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с первым входой блока элементов И, второй вход и выход которого соединены соответственно с выходом сдвигового регистра и выходом устройства, выходы второго элемента ИЛИ и второго элемента НЕ соединены соответственно с .первым и вторым входами четвертого элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ.