Операционное устройство

 

Изобретение относится к области вычислительной техники и может быть использовано в составе универсальных или специализированных вычислительных машин для выполнения арифметикологических операций над операциями с плавающей запятой. Цель изобретениярасширение функциональных возможностей устройства в части дополнительноп го выполнения операций вычитания и деления над операндами с плавающей запятой, логических операций И, ИЛИ, НЕ, сложения по модулю два, а также повышение быстродействия за счет асинхронного режима выполнения операций . Операционное устройство содержит регистр 1 кода операций, регистры 2, 3 первого и второго операндов, первый и второй комбинационные сдвигатели 4, 5, арифметико-логическое устройство 6 обработки мантисс, инационный умножитель 7, делитель 8, первый коммутатор 9, шифратор ла нулей,нормализатор 1 1,арифметикологическое устройство 12 обработкипорядков ,второй коммутатор 13, арифметико-логическое устройство 14 коррекции порядка результата,регистр 15 результата и блок 16 управления с соответствующими связями.Операционное устройство производит арифметические и логические операции над операндами с пла-. вающей запятой в асинхронном режиме.4kn. Ч i (Л со Од , i 9utt

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 0 06 F 7/38

° "v, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCHOMV СВИДЕТЕЛЬСТВУ с

I (I

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4021238/24-24 (22) 30.12 ° 85 46) 15 ° 01.88. Бюл. У 2 (71) Институт проблем моделирования в энергетике,АН УССР 72) М.Н.Кулик, В,Н.Белецкий, Ю.Б.1Иуфчук, А.II.Ïàâëóñåíêî, Г.П.Карась, С.Ф.Семенов и Н.М.Кузнецова (53) 681 ° 325(088 ° 8) (56) Авторское свидетельство СССР

М 758146, кл, G 06 F 7/38, 1979 °

Вычислительные процессы и системы.

М.: Наука,1983,вып.l,с.96,рис.5. (54) ОПЕРАЦИОННОЕ УСТРОИСТВО (57) Изобретение относится к области вычислительной техники и может быть использовано в составе универсальных или специализированных вычислительных машин для выполнения арифметикологических операций над операциями с плавающей запятой. Цель изобретениярасширение функциональных воэможнос» тей устройства в части дополнительно„„SU„„1367012 А 1 го выполнения операций вычитания и деления над операндами с плавающей запятой, логических операций И, ИЛИ, НЕ, сложения по модулю два, а также повышение быстродействия эа счет асинхронного режима выполнения операций. Операционное устройство содер. жит регистр 1 кода операций, регист-. ры 2, 3 первого и второго операндов, первый и второй комбинационные сдвигатели 4, 5 ° арифметико-логическое устройство 6 обработки мантисс, комбинационный умножитель 7, делитель 8, первый коммутатор 9, шифратор 10,чис ла нулей,нормалиэатор l l,àðèôèåòèêîлогическое устройство 12 обработкипорядков, второй коммутатор 13,арифметика-логическое устройство 14 коррекции порядка результата,регистр115 резуль" тата иблок 16 управления с соответствующими с вязями. Операционное устройство производит арифметические и логические операции над операндами с.пла-, вающей запятой в асинхронномрежиме.4ил.

t3 39 2f

5367012

Изобретение относится к вычислительной технике и может быть использовано в составе универсальных или специализированных вычислительных машин для выполнения арифметико-логических операций над операндами с плавающей запятой.

Цель изобретения - .расширение функциональных возможностей устрой- 10 ства в части дополнительного выполнения операций вычитания и деления над операндами с плавающей запятой, логических операций И, ИЛИ, НЕ, сложения по модулю два, а также повыше- 1< ние быстродействия за счет асинхронного режима выполнения операций, На фиг.1 изображена функциональная схема операционного устройства; на фиг.2 - функциональная схема сдвига- 20 телей устройства; на фиг.3 - функциональная схема шифратора нулей устройства; на фиг.4 - функциональная схема блока управления устройства.

Операционное устройство содержит регистр 5 кода операций, регистр 2 первого операнда, регистр 3 второго операнда, первый и второй комбинационные сдвигатели 4 и 5, арифметико-логическое устройство (АЛУ) 6 обработки 50 мантисс, комбинационный умножитель 7, делитель 8, первый коммутатор 9, шифратор 10 числа нулей, нормализатор

15, АЛУ 52 обработки порядков, второй коммутатор 13, АЛУ 14 коррекции. порядка результата, регистр 15 результата и блок 16 управления, причем и -разрядные выходы регистра 2 первого операнда (где и „ - число разрядов мантиссы операнда) соединены с пер- 40 вым информационным входом первого сдвигателя 4, с первым информационным входом умножителя 7 и с первым информационным входом делителя 8, ив

Р разрядные выходы регистра 2 первого 4б операнда (где n> - число разрядов порядка операнда) соединены с первым информационным входом АЛУ 12 обработки порядков и с первым информацион- ным входом второго коммутатора 13» 50

n„-разрядные выходы регистра 3 второго операнда соединены с первым информационным входом второго сдвигателя 5, с вторым информационным входом умножителя 7 и с вторым информационным входом делителя 8, п»,-разрядные выходы регистра 3 второго операнда соединены с вторым информационным входом АЛУ 12 обработки порядков и с вторым информационным входом второго коммутатора !3, третий информационный вход которого соединен с информационным выходом АЛУ !2 обработки порядков и с вторыми информационными входами сдвигателей 4 и 5, выходы

АЛУ 6 обработки мантисс, умножителя

7 и делителя 8 соединены с информационными входами первого коммутатора

9, информационный выход которого со« единен с входом шифратора 10, первым информационным входом нормализатора

11 и с первым информационным входом регистра 55 результата, выход старшего информационного разряда первого коммутатора 9 соединен с входом переноса АЛУ !4 корректировки порядка результата и первым управляющим входом нормализатора 11, второй управляющий вход нормализатора 11 соединен с входами разрешения сдвигателей 4 и 5 и с шиной 17 логической единицы устройства, первый информационный вход

18 устройства соединен с информацион ным входом регистра 1 кода операции, вход разрешения записи которого соединен с первым входом 59 управления устройства, информационный выход регистра 15 результата соединен с пер выми информационными входами регистров 2 и 3 первого и второго операндов, второй информационный вход 20 устрой» ства соединен с вторым информационным входом регистра 2 первого операнда, первый вход разрешения записи которого соединен с входом 21 разрешения записи по его первому информационному входу, второй вход разрешения записи регистра 2 первого операнда соединен с входом 22 разрешения записи по его второму информационному входу, третий информационный вход 23 устройства соединен с вторым информационным входом. регистра 3 второго операнда, первый вход разрешения записи которого со единен с входом 24 разрешения записи по его первому информационному входу, второй вход разрешения записи регистра 3 второго операнда соединен с входом 25 разрешения записи по его второму информационному входу, второй вход 26 управления устройства соединен с пусковым входом блока 16 управления, вход дешифрации кода операции которого соединен с выходом регистра

1 кода операции, вход определения знака операнда блока 56 управления соединен со знаковым выходом АЛУ 12

1367012 обработки порядков, вход разрешения коррекции порядка результата блока

16 управления соединен с выходом старшего информационного разряда пер- 5 вого коммутатора 9 и с первым информационным входом АЛУ 14 корректировки порядка результата, второй информационный вход которого соединен с выходом второго коммутатора 13, тре- 10 тий информационный вход АЛУ 14 корректировки порядка результата соединен с выходом шифратора 10 и с вторым информационным входом нормализатора

1.1, вход признака потери значимости 15 мантиссы блока 16 управления соединен с выходом старшего разряда шифратора 10, управляющие входы первого и второго сдвигателей 4 и 5 соединены с первым и вторым выходами блока 16 20 управления, третий выход которого соединен с управляющим входом АЛУ 12 обработки порядков, четвертый выход блока 16 управления соединен с управляющим входом АЛУ 6 обработки ман- 25 тисс, информационные входы которого соединены с выходами сдвигателей 4 и

5, управляющий вход второго коммутатора 13 соединен с пятым выходом блока 16 управления, шестой выход кото- 30 рого соединен с управляющим входом первого коммутатора 9, тактовый вход регистра 15 результата соединен с седьмым выходом блока 16 управления, восьмой выход которого соединен с вхо" З5 дом разрешения записи регистра 15 результата и с выходом 27 готовности устройства, девятый выход блока 16 управления устройства соединен с управляющим входом АЛУ 14 корректировки 40 порядка результата, выход нормализатора !1 соединен с первым информационным входом регистра 15 результата, выход которого соединен с выходом 28 результата устройства, выход старшего 45 разряда шифратора 10 соединен с выходом 29 признака потери значимости мантиссы устройства, первый и второй выходы АЛУ 14 корректировки порядка результата соединены с выходами 30 50 и 31 признаков переполнения порядка устройства, третий выход АЛУ 14 корректировки порядка результата соеди нен с вторым информационным входом регистра 15 результата, каждый из сдвигателей 4 и 5 содержит группу элементов И 32, элемент НЕ 33, дешифратор 34, группу элементов ИЛИ 35 и группу элементов И ИЛИ 36 с соответствующими св яз ями.

Шифратор 10 нулей содержит группу элементов НЕ 37, группу элементов И

ЗБ и группу элементов ИЛИ 39 с соответствующими связями, Блок 16 управления содержит дешифратор 40, группу элементов ИЛИ

41, группу элементов НЕ 42, группу элементов И 43 и группу одновибраторов 44 с соответствующими связями.

Устройство работает следующим образом.

Запись кода операции осуществляет" ся в регистре при наличии управляю. щего сигнала уровнем логической единицы на входе 18. Запись операндов осуществляется подачей их в регистры

2 и 3. с входом 20 и 23 устройства либо с выхода регистра 15 результата. Логические операции И, ИЛИ, НЕ, сложение no mod 2 выполняются при записи в регистре 1 кодов 000, 001, 010 и 011 соответственно, При этом блок 16 управления формирует. соответствующие выходные сигналы, в реэультате чего первый и второй операнды без изменения поступают через сдвигатели 4 и 5 на информационные входы АЛУ Ь, на управляющий вход которого поступает код выполняемой операции. На выходе АЛУ 6 формируется результат, который через коммутатор 9 поступает на первый вход регистра 15 и записывается в него по окончании выполнения операции. В младшие пр раз рядов регистра 15 записывается логический ноль, поскольку на третий управляющий) вход АЛУ 14 поступает код, по которому формируется уровень логического нуля на его выходе.

Формирование сигнала готовности на выходе 27 устройства осуществляется следующим образом. С поступлением единичного сигнала на пусковой вход блока 16 управления запускается одновибратор 44 ° 1, длительность отрицательного импульса на выходе которого равна времени выполнения логической операции, По окончании этого импульса результат записывается в регистр

15, а на выходе 27 формируется сигнал уровнем логической единицы, свидетельствуюший о готовности устройства к выполнению следующей операции.

Сложение и вычитание над операциями А = М . 2Р", В = М 2 Р с плаваю052

5 1367 щей запятой выполняется при записи в регистр 5 соответственно кодов 100 и

10! ° На управляющий вход АЛУ 52 поступает с третьего выхода блока 16 уп- > равления сигнал, включая его в режим вычитания, На выходе АЛУ 52 формируется разность P>-PS, по знаку которой включается один из сдвигателей 4 или

5. Если знак Рд -Р, равен "О" (число 10

Р>-Р положительное), то на выходах

1 и 2 блока 16 управления формируются соответственно "0" и "1", приводя к сдвигу М .,Если знак Р„ -P8 равен "1" (число Рд-Рр отрицательное), то на 15 выходах 1 и 2 блока !6 управления формируются соответственно "1" и "О", приводя z сдвигу М„. Сдвиг М ц или M„ осуществляется вправо на число разрядов, равное модулю значения P -P>. В 20

АЛУ 6 формируется соответственно сумма или разность мантисс M и М„ поступающих с выходов сдвигателей 4 и 5 ° Результат с выхода АЛУ 6 через коммутатор 9 поступает на входы шифратора 10 числа нулей и нормализатор

11. На выходе шифратора 50 формируется код, равный числу последовательных нулей, начиная со старшего разряда входного слова, 30

Этот код поступает на второй вход нормализатора 1!, на выходе которого формируется нормализованное значение мантиссы (значение старшего разряда равно "1"), которое записывается в . старшие и разрядов регистра 15 ° При сложении возможно .переполнение результата мантиссы (в старшем разряде

АЛУ формируется единица). В этом случае нормализация мантиссы осуществ- 40 ляется сдвигом результата мантиссы на один разряд вправо с помощью нормализатора 51 °

Порядок результата находится следующим образом. 45

Если Рд-P О, то на пятом выходе блока 16 управления формируется код 00 и через коммутатор 13 на второй вход АЛУ 14 поступает Р„ . Если

Р„-P с О, то на пятом выходе блока r0 !

6 управления формируется код 10 и через коммутатор !3 на второй вход

АЛУ 54 поступает Р . На первый вход

АЛУ 54 поступает код с выхода шифра тора 10 числа нулей, На третий вход

АЛУ 14 поступает код, включающий его в режим вычитания, если значение признака потери значимости мантиссы, формирующееся на втором выходе шиф. ратора 10 числа нулей, не равно единице ° Если значение признака потери значимости мантиссы равно единице, то на вход АЛУ 14 поступает код, по которому на его выходе формируется сигнал уровнем логического нуля, Если имеет место переполнение результата (значение единицы на выходе стершего разряда коммутатора 9), то на третий вход АЛУ 14 поступает код, который осуществляет в АЛУ 14 сложение содержимого, поступающего на второй вход, с единицей, поступающей на вход переноса АЛУ 14. Результат с выхода АЛУ 14 записывается в.младшие п разрядов регистра 15. В АЛУ

5 4 осуществляется также формирование признаков отрицательного и положительного переполнения порядка результата, Время неготовности операций сложения и вычитания задается с помощью одновибратора 44.2 блока 16 управления .

Умножение с плавающей запятой над операндами А = M „2", В = М .2" выполняется при записи в регистр 1 кода 110. В результате мантиссы Мд, Ид перемножаются с помощью умножителя

7, с выхода которого результат через коммутатор 9 поступает на вход нормализатора 11 и шифратора 10 числа нулей, Нормализация мантиссы произведения осуществляется так же, как и при выполнении сложения и вычитания, и записывается в старшие п разрядов регистра 15. Порядок определяется следующим образом. На третий вход АЛУ 52 с третьего выхода блока

16 управления поступает код, включаю щий его в режим сложения порядков Р„ и Р, Значение PA+P д через коммутатор 13 поступает на второй вход АЛУ

14, включенного в режим вычитания, если признак потери значимости мантиссы не равен "1" ° В противном случае

АЛУ 14 включается в режим формирования логического нуля, Результат с выхода АЛУ 14 записывается в младшие пр разрядов регистра 15 Время неготовности выполнения операции умножения задается с помощью одновибратора

44,3 блока управления.

Деление с плавающей запятой над операндами А = M„? P<, В = M<. 2 выполняется при записи в регистр 1 кода ill В результате мантисса М д делится на мантиссу М„ с помощью делителя 8, результат на выходе кото67012 8

Операционное устройство, содержащее (n„+n,)-разрядный регистр первого операнда, (n „, п, — число разрядов мантиссы и порядка операндов), (и„+пр)- 4 разрядный регистр второго операнда, первый n„-разрядный сдвигатель, ервый информационный вход которого со-. единен соответственно с и„-разрядными выходами регистра первого операн-4 да и с входами первой группы и„-разрядного умножителя, разрядные выходы первого сдвигателя соединены соответственно с входами первой группы арифметико-логического устройства 5 обработки мантисс, входы второй группы умножителя соединены соответственно с п„-разрядными выходами регистра второго операнда, nр-разрядные выходы регистров первого и второго операндов соединены соответственно с входами первой и второй групп арифметико-логического устройства обработки порядков, нормализатор, первый

7 13 рого через коммутатор 9 поступает на вход нормализатора !1. Нормализация мантиссы частного осуществляется так же, как и при выполнении сложения и вычитания. Нормализованная мантисса частного записывается в,старшие n„ разрядов регистра 15. Порядок частного определяется следующим образом.

На третий вход АЛУ !2 поступает с третьего блока !6 управления код, включая его в режим вычитания, Разность Р,-Рр с выхода АЛУ 12 через коммутатор !3 поступает на второй вход АЛУ 14, которое функционирует так же, как и при выполнении сложения и вычитания. С- выхода АЛУ 14 порядок частного записывается в младшие пр разрядов регистра 15. Время неготовности задается с помощью одновибратора 44 ° 4 блока 16 управления, Таким образом, введение в устройство новых элементов - регистра кода операции второго сдвигателя, делителя, двух коммутаторов, шифратора числа нулей, арифметико- логического блока коррекции порядка результата и распределителя управляющих сигналов к организация новых связей между элементами устройства позволяет расширить функциональные возможности уст ройства и повысить его быстродействие.

Формула изобретения

5

5 информационный вход которого содержит

n„+! разрядов, а выход соединен с п информационными входами регистра результата, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных воэможностей устройства в части. дополнительного выполнения операций вычитания и деления над операндами с плавающей запятой, логических операций И, ИЛИ, НЕ, сложения по мсгдулю два, а также повышения быстродействия за счет асинхронного режима выполнения операций, в него введены регистр кода операций, информационный, вход которого является первым информационным входом устройства, второй и -разрядный сдвигатель, первый информационный вход которого соединен с и„-разрядными выходами регистра второго операнда, второй информацион ный вход второго .сдвигателя соединен с вторым информационным входом первого сдвигателя и с информационным выходом арифметико-логического устройства обработки порядков, управляю» щий вход второго сдвигателя соединен с первым выходом блока управления, управляющий вход первого сдвигателя соединен с вторым выходом блока управления, разрядные выходы второго сдвигателя соединены соответственно с информационными входами второй группы арифметика-логического устройства обработки мантисс, пусковой вход устройства соединен с пусковым входом блока управления, вход дешифрации кода операции которого соединен с выходом регистра кода операции, вход определения знака операции блока управления соединен с выходом знакового разряда арифметико-логического устройства обработки порядков, вход разрешения коррекций порядка результата блока управления соединен с выходом старшего информационного разряда первого коммутатора и с первыми управляющими входами нормалиэатора.и арифметико-логического устройства корректировки порядка результата, вход признака потери значимости мантиссы блока управления соединен с первым выходом шифратора нулей и с выходом признака потери значимости мантиссы уст ройства, третий выход блока управления соединен с управляющим входом арифметико-логического устройства обработки порядков, четвертый выход блока управления соединен с управляю25

9 l j670 щим входом арифметико-логического уст« ройства обработки мантисс, пятый выход блока управления соединен с управляющим входом второго коммутатора, шестой выход блока управления соединен с управляющим входом первого коммутатора, седьмой выход блока управления соединен с тактовым входом регистра результата, восьмой выход блока управления соединен с входом разрешения записи регистра результата и с выходом готовности устройства, девятый выход блока управления соединен с управляющим входом арифметико- )5 логического устройства корректировки порядка результата, и -разрядный делитель, первый и второй информационные входы которого соединены соответственно с разрядными выходами ре- 20 гистров первого и второго операндов, информационные входы первой группы первого коммутатора соединены соответственно с разрядными выходами арифметико-логического устройства обработки мантисс, информационные входы второй группы первого коммутатора соединены соответственно с разрядными выходами умножителя, информационные входы третьей группы первого ЗО коммутатора соединены соответственно с разрядными выходами делителя, информационный выход первого коммутатора соединен с информационным входом шифратора нулей, с первым информационным входом нормализатора и с первым информационным входом регистра результата, информационные входы первой группы второго коммутатора соединены соответственно с п р-разрядными выходами регистра первого операнда, информационные входы второй группы второго коммутатора соедииены соответственно с разрядными выходами арифметико-логического устройства обработки порядков, информа« ционные входы третьей группы второго коммутатора соединены соответственно с п ð-разрядными выходами регистра второго операнда, второй выход шифратора нулей соединен с вторым информационным входом нормализатопа и с входами первой группы арифметико-логического устройства коррекции порядка результата, входы второй группы которого соединены с выходами второго коммутатора, первый и второй выходы арифметико-логического устройства коррекции порядка результата соединены с выходами признаков переполнения порядка устройства, третий выход арифметика-логического устройства коррекции результата соединен с и информационным входом регистра результата, выход которого соединен с информационным выходом устройства и с первыми (и„+п,)-разрядными входами регистров первого и второго операндов, второй (п„+и )-разрядный вход регистра первого операнда соединен с вторым информационным входом устройства, второй (и„+п )-разрядный вход регистра второго операнда соединен с третьим информационным входом устройства,. управляющий вход регистра кода опе« раций соединен с первым управляющим входом устройства, второй и третий управляющие входы которого соединены соответственно с управляющими входами регистра первого операнда, управляющие входы регистра второго операнда соединены соответственно с четвертым и пятым управляющими входами устройстваф

1367012

1367012 фиа 3

4) Составитель В,Гусев

Техред А.Кравчук Корректор М.Максимишинец

Редактор Е.Копча

Заказ 6840/48 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,:Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4