Арифметическое устройство по модулю

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

<и) и1) 1 4

А1 5р 4 G 06 Г 7/72

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4147269/24-24 (22) 17. 11. 86 (46) 23.09.88. Бюл. № 35 (72) В, Г.Евстигнеев и А. Н. Кошарновский (53) 681.3(088.8) (56) Авторское свидетельство СССР

¹ 1120325, кл. G 06 F 7/72, 1983.

Авторское свидетельство СССР

¹ 1200278, кл. G 06 F 7/38, 1984.

Авторское свидетельство СССР № 1285468, кл. С 06 F 7/72, 1985. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

ПО МОПУЛЮ (57) Изобретение относится к области вычислительной техники и может быть использовано при построении быстродействующих многоразрядных вычислительных устройств в позиционно-остаточной системе счисления. Целью изобретения является повышение быстродействия. В арифметическое уст.ройство по модулю, содержащее квадратор 5, промежуточные регистры 6-9, коммутаторы 10,11, 18, дешифраторы

12,13 и модульный сумматор 14, введены сумматор 3 кодов системы остаточных классов, вычитатель 4 кодов системы остаточных классов, коммутатор

19 и квадратор 20 с соответствующими связями. 2 ил.

1425666

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих многоразрядных вычислительных устройств в позиционно-остаточной сис,теме счисления.

Целью изобретения является повышейие быстродействия.

На фиг.1 представлена схема ариф- 1р етического устройства по модулю, ра фиг.2 — временная диаграмма выполнения операции умножения.

Арифметическое устройство по моду1 ю (фиг.1) содержит входы первого 1 15 второго 2 операндов устройства, сумматор 3 кодов системы остаточных класов, вычитатель 4 кодов системы остаочных классов, первый квадратор 5, первого по четвертый промежуточные 2р регистры 6-9, первый коммутатор 10, второй коммутатор 11, первый дешифратор 12, второй дешифратор 13, модульный сумматор 14, вход 15 переноса устройства, выход 16 переноса устрой- 25

1 ства, выход 17 результата устройства, третий коммутатор 18, четвертый комму;атор 19, второй квадратор 20, с первого по десятый тактовые входы 21-30 устройства. 30 1одульный сумматор 14 конструктивНо аналогичен модульному сумматору, спольз ов анному в известном устройс тве,из которого, с целью упрощения,ис лючен выходной регистр с соответствующим управлением и работает идентично.

Каждый из регистров 6-9 состоит иэ подрегистров по соответствующим

Основаниям системы остаточных классов.

Квадраторы 5 и 20 аналогичны квадратору известного устройства, представляют собой одновходовую таблицу и могут быть выполнены как блоки постоянной памяти.

Коммутаторы 10, 11, 18 и 19, сумматор 3, вычитатель 4, дешифраторы 12 и 13 реализованы идентично аналогичным узлам известного устройства.50

В основу работы арифметического устройства.по модулю положено представление каждого операнда а и b V b; в коде системы остаточных классов (СОК) по совокупности из и оснований Р таких, что 2 с о, и = ПР

1 У ) () Ф где q — модуль арифметического устройства;

Ь с (в а в ° ° ° в в);

= (,,,, ...,p„);, (1) где М, p> — наименьшие неотрицательные вычеты чисел а; и Ь; пооснованиям Р..

Структура устройства выбрана иэ учета того, что предложенное устройство может быть использовано в качестве разрядного процессора в многоразрядном q-вычислительном устройстве. По этой причине предложенное устройство при выполнении операций сложение-вычитание формирует перенос в старший q-й разряд и учитывает сигнал переноса f; из младшего q-го разряда, а при выполнении операции умножения формирует младший (с весом q ) и старший (с весом q ) разряды произведения.

Операция сложения выполняется по правилу работы полного q-ro сумматора

Ja, +Ь, +f;, если а; + Ъ;+1;„ 1 если а; + b; +f pq (2) где 1 — номер q-ro разряда, в котором используется предлагаемое устройство.

Операция вычитания выполняется как операция сложения прямого кода положительного операнда и дополнительного кода отрицательного операнда.

Алгоритм формирования дополнитель-.. ного кода, Х, операнда Х имеет вид

q — /(Х;)/,если i = 0 (3)

q — 1 — /(Х )/, если i 4 О.

Операция умножения в предлагаемом устройстве выполняется по формуле (а + Ь;)2 (а; Ь;) а; Ь;—

4 4

=c;+1q+c, q (4)

Для вычисления произведения введем обозначения (при i = О)

С=а;+Ь;,с1=а;-Ь;, С 2/4 = с, q + co

d 2/4 = d, q + d q (5) а Ь = (с,. + d, ) q + (со + dî ) q ð(6) где С,,d, и С,, d — старшие и младшие разряды, формируемые на выходах первого и второго кнадраторов 5 и 20.

Анализ выражения С,+ с, показывает, что его величина вс гда (q т.е.

14256 при его вычислении переноса не возникает, более того всегда С, + с1 О.

Это означает, что это выражение может быть вычислено на вычитателе 4 в

5 виде С - Й,. При вычислении же выражения С + Й возможно возникновение сигнала переноса (заема) в старший q-й разряд, поэтому его целесообра ".î вычислять на модульном сумматоре 14.

Арифметическое устройство по модулю работает следующим образом.

Сложение (а + b) выполняется за один такт, в течение которого поступают тактовые сигналы на входы 23 и 28 устройства. На входы 1 и 2 устройства перед началом операции подаются операнды а; и b, на вход 15 устройства поступает перенос. По вхо- 2О ду 26 устройства производится предварительная установка модульного сумматора 14. Коммутаторы 10 и 11 пропускают через свои вторые информационные входы на выход операнда а; и b„25 которые, пройдя дешифраторы 12 и 13, поступают на соответствующие информационные входы модульного сумматора 14, который формирует согласно (2) значения суммы и переноса, поступающие на выходы 17 и 16 устройства соответственно.

Вычитание (а — Ь) может быть выполнено двумя способами. При первом способе считаем, что операнд Ь по35 ступает на вход 2 в дополнительном (обратном) коде. Тогда операция вычитания полностью аналогична операции сложения.

При втором способе сначала произ- 40 водится формирование дополнительного кода второго операнда Ъ;, а затем выполняется операция сложения. Формирование дополнительного кода производится в течение одного такта, в кото- 45 ром подаются сигналы на входы 23 и 25 устройства. На вход 2 устройства перед началом операции подается b;, на вход 26 — установочный сигнал. #псле получения в модульном сумматоре 14 дополнительного кода Ъ, производится сложение а с дополнительным кодом Ъ„, I так как это было описано выше.

Умножение (a x b) выполняется в соответствии с временной диаграммой (фиг.2) ° . еред началом умножения на

TT

55 входах 1 и 2 устройства устанавливаются операнды а; и Ь, производится начальная установка модульного сум66 4 матора 14 сигнала с входа ?6 устройства. "» первом такте подаются тактовые сигналы на входы 29 и 21. Коммутаторы 16 и 19 пропускают значения а; и b.„ на входы сумматора 3 и вычитателя 4, с входов которых сумма и разность соответственно поступают на входы квадраторов 5 и 20, с выходов которых в регистры 6-9 заносятся соответственно величины С„, Со, dI u do (с1, — дополнительный код величины d ).Во втоРом такте подаются тактовые сигналы на входы 30 и

22 устройства. Содержимое регистров

6 (С ) и 8 (d,) через вторые информационные входы коммутаторов 18 и 19 соответственно поступает на входы вычитателя 4, вычисляющего С„ — d,. ,Одновременно содержимое регистров

7(C0) и 9 (d ) поступает через коммутаторы 10 и 11 соответственно и дешифраторы 12 и 13 на модульный сумматор 14, вычисляющий значение младшего разряда произведения (С + Й ), поступающее на выход 17 и внутренний перенос, сохраняющийся в модульном сумматоре 14. В третьем такте подаются сигналы на входы 24 и 27 устройства.

Через третий информационный вход коммутатора 10 величина С, — d< с выхода вычитателя 4 через дешифратор 12 поступает на первый информационный вход модульного сумматора 14, на втором информационном входе которого— нуль. Величина С,-йс суммируется с сигналом внутреннего переноса модульного сумматора 14, полученным в предыдущем такте. и поступает на выход

17 устройства как старший разряд про-: изведения. На этом выполнение операции умножения заканчивается.

Ф о р м у л а и з о б р е т е н и я

Арифметическое устройство по модулю, содержащее первый квадратор, четыре промежуточных регистра, три коммутатора, два дешифратора и модульный сумматор, причем выходы старших и младших разрядов первого квадратора соединены соответственно с информационными входами первого и второго промежуточных регистров, выход второго промежуточного регистра соединен с первым информационным входом первого коммутатора, выход которого соединен с входом первого дешифратора, 1425666

Составитель A. l .ë.àåâ

Техред A.Кравчук

Редактор Г.Гербер

Корректор В.Романенко

Заказ 477 1/47

Тираж 704

Подписное

БНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 11(-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 выход которого соединен с входом первого слагаемого модульного сумматора, вход переноса, выход переноса и выход суммы которого являются соответствен., но входом переноса, выходом переноса и выходом результата устройства,первый тактовый вход которого соединен с входами разрешения приема первого ! и второго промежуточных регистров, 1О второй, третий и четвертый тактовые ! входы устройства соединены соответ-! ственно с первым, вторым и третьим управляющими входами первого коммутатора, второй информационный вход ко-! торого соединен с входом первого операнда устройства, выход четвертого промежуточного регистра соединен с ! ! первым информационным входом второго коммутатора, выход и второй информационный вход которого соединены соответственно с входом второго дешифратора и с входом второго операнда устройства, пятый, шестой, седьмой, восьмой, девятый, десятый тактовые входы 25 которого соединены соответственно с входами разрешения формирования моду-! ля, установки, разрешения формирования переноса и разрешения выдачи переноса модульного сумматора, с первым Зо и вторым управляющими входами третье, го коммутатора, о т л и ч а ю щ е е, с я тем, что, с целью повышения быстродействия, оно содержит четвер, тый коммутатор, сумматор кодов систе мы остаточных классов, вычитатель кодов системы остаточных классов.и второй квадратор, причем входы первого и

a mamma второго операндов устройства соединены соответственно с первыми информационными входами третьего и четвер-. того коммутаторов, вторые информационные входы которых соединены соответственно с выходами первого и третьего промежуточных регистров, выходы третьего и четвертого коммутаторов соединены соответственно с входами первого и второго слагаемых сумматоров кодов системы остаточных классов, выход которых соединен с входом первого квадратора, выходы третьего и четвертого коммутаторов соединены соответственно с входами уменьшаемого и вычитаемого вычитателя кодов системы остаточных классов, выход которого соединен с третьим информационным входом первого коммутатора и с входом второго квадратора, выходы старших и младших разрядов которого соединены соответственно с информационными входами третьего и четвертого промежуточных регистров, входы разрешения приема которых объединены и соединены с первым тактовым входом устройства, второй и третий тактовые входы которого соединены соответственно с первым и вторым управляющими входами второго коммутатора, выход второго дешифратора соединен с входом второго слагаемого модульного сумматора, первый и второй управляющие входы четвертого коммутатора соединены соответственно с девятым и десятым тактовыми входами устройства.