Устройство для анализа выходных реакций контролируемой цифровой схемы

 

Изобретение относится к коитрольио-измерительной техиике и предназначено для контроля цифровых интегральных схем с ко1 инациоиной 4 внутренней структурой в составе логических , плат. Цель - повышение достоверности анализа. Устройство содержит контактирутаций блок 1, подключенный ко всем выводам цифровой микросхемы, выходы которого соединены с входами:: блока 2 развязывающих усилителей, выходы которого соединены с адресными 1входами блока 3 памяти и входами блока 4 формирования стробирующего сигнала , выход которого соединен с входом синхронизации чтения блока 3 памяти , а выходы блока 3 связаны с соответствующими входами блока 6 регистрации . Чтение реакций происходит только поспе перехода контролируемой схемы в установившийся режим. 1 З.П. ф-ЛЫ, 3 Ш1... со JU

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1? . А1

09) (11) (51)4 G 06 F 11 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ И3ОБРЕТЕНИЙ И ОТКРЫТИЙ й(г

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTOPCHOMY СВИДЕТЕЛЬСТВУ (21 ) 4! 48886/24-24 (22 ) 18. 11, 86 (46 ) 07. О. 88. Бюл, У 37 (72) И.Л.Воронов, В.Н.Путь и Ф.П.Грйцай (53) 681:3(088.8) (56) Авторское свидетельство СССР

М 746553., кл. G 06 7 11/00, 1978, Авторское свидетельство СССР

)1 - 1247898, кл, G 06 F !1/00, 1985.. (54) УСТРОЙСТВО ДЛЯ АНАЛИЗА ВЫХОДНЫХ

РЕАКЦИЙ КОНТРОЛИРУЕМОЙ ЦИФРОВОЙ СХЕМЫ (57) Изобретение относится к контрольно-измерительной технике и предназначено для контроля цифровых ин тегральных схем с комбинационной внутренней структурой в составе логических плат. Цель — повышение достоверности анализа. Устройство содержит контактирующий блок 1, подключенныи ко всем выводам цифровой микросхемы, выходы которого соединены с входами:: блока 2 развязывающих усилителей, выходы которого соединены с адресными входами блока 3 памяти и входами блока 4 формирования стробируощего сигнала, выход которого соединен с входом синхронизации чтения блока 3 памяти, а выходы блока 3 связаны с соответствующими входами блока 6 регистрации. Чтение реакций происходит только после перехода контролируемой схемы в установившийся режим, 1 з.п. ф-лы, 3 ил.

1429117

Изобретение относится к контроль-!

Ио-измерительной технике и предназна чено для контроля цифровых интегральных схем с комбинационной внутренней структурой в составе логических плат °

Цель изобретения — повышение достоверности анализа.

На фиг. 1 изображена структурная схема устройства; на фиг. 2 — пример организации записи эталонной информации в блоке памяти, на фиг. 3временные диаграммы работы устройства.

Устройство (фиг. 1 ) содержит блок потенциального согласования, образованный контактирующим блоком 1 и блоком 2 развязывающих усилителей, блок

3 памяти, блок 4 формирования строби, рующего сигнала, группу триггеров 5, 20 блок 6 регистрации, элемент 7 индикации, элемент И 8, элемент ИЛИ 9, группу элементов ИСКЛ10ЧА10ЩЕЕ ИЛИ-НЕ 10, группу элементов 11 задержки, группу элементов НЕ 12, 25

В блоке 3 записана информация в виде N-разрядных двоичных слов. (Число разрядов N слов, хранящихся в блоке 3, соответствует числу типов схем, эталонная информация о которых запи- 30 сана в блоке 3), Номер 1 разряда слова, считываемого из блока 3, при любом адресном наборе соответствует информации о каком-либо определенном .типе цифровой схемы.

Информация в блоке 3 записана в соответствии с таблицами истинности для всех N типов проверяемых схем. При этом, если двоичный набор, снимаемый

В с входов и выходов какой-либо контро40 лируемой 1 схемы, соответствует таблице истинности для этого типа микросхем, то по адресу блока 3, соответствующему двоичному набору на выводах схемы в -й разряд N-разрядного двоич. 45 ного слова, записан логический "0", в противном случае в j-й разряд Nразрядного слова записана логическая

11113

На фиг. 2 приведен пример органи50 зации записи эталонной информации для микросхемы типа 155ЛАЗ. При этом на фиг. 2а представлена таблица истинности для микросхемы 155 ЛАЗ, На основании этой таблицы в блок 3 записа 5 на информация в )-e разряды N-разрядных эталонных слов. В разряд D„N-разрядного эталонного числа, соответствующий микросхеме 155 ЛАЗ, записан логический "0", если двоичный набор на адресных входах А„,...,А„блока 3 соответствует таблице истинности для этого типа .микросхемы. В противном случае в разряд D записана логическая " 1". В остальные разряды D,...,Q (кроме D1 ) эталонного числа записаны логические "1", если двоичный набор на адресных входах А„,...,А не соответствует таблицам истинности набора типов микросхем 1,...,N и логические "0" — в противном случае.

Устройство производит контроль функционирования N типов цифровых микросхем, имеющих комбинационную внутреннюю структуру (например, микросхемы, содержащие элементы И, ИЛИ, И-НЕ, дешифраторы, шифраторы, мультиплексоры, сумматоры и т.п.), непосредственно в составе работающей логической платы.

Последовательность входных и выходных сигналов контролируемой схемы при прохождении контролирующего теста для данной логической платы (или при прохождении рабочей последовательности на входах логической платы) снимается посредством контактирующего блока 1 с выводом схемы и передается на входы блока 2 развязывающих усилителей, служащего для снижения нагрузки на проверяемую микросхему. Выходы блока 2 развязывающих усилителей имеют нумерацию в соответствии с цоколевкой проверяемой мик-. росхемы. С выходов блока 2 развязывающих усилителей последовательность двоичных. наборов на входах и выходах контролируемой микросхемы передается на адресные входы блока 3 и на входы блока 4. Число адресных входов блока

3 соответствует числу выводов контролируемой микросхемы.

Чтение эталонного числа из ячейки блока 3, адрес которой соответствует двоичному набору на входах и выходах контролируемой схемы, происходит по спаду сигнала, поступающего с выхода блока 4 на вход синхронизации чтения блока 3.

В случае, если контролируемая микросхема )-го типа исправна, то по адресам блока 3, соответствующим двоичным наборам на входах и выходах контролируемой схемы, считываются Nразрядные двоичные слова, в N-м разряде которых постоянно присутствует логический "0", Следовательно, на

14291 вход соответствующего j-го триггера

5 блока 6 регистрации не поступает ни одного сигнала логической "1" и триггер 5 не устанавливается в единичное состояние. Все остальные

5 триггеры 5 устанавливаются в единичное состояние сигналами уровня логической "! с соответствующих разрядов информационных выходов блока 3, Ввиду того, что один из триггеров 5, а именно триггер, соединенный с j-м информационным выходом блока 3, не устанавливается в единичное состояние, элемент И 8 не срабатывает и не передает сигнал в элемент 7 индикации, что и,свидетельствует об исправности контролируемой схемы.

В случае неисправности контролируемой схемы j-ro типа на адресных 2О входах блока 3 появляются двоичные наборы, не соответствующие таблицам истинности ни одной из N типов схем.

Из ячеек блока 3, адреса которых соответствуют двоичным наборам на 25 входах и выходах контролируемой схемы, считывяются М-разрядные слова, в каждом разряде которых, хотя бы по одному адресу, присутствуют сигналы, уровня логической "!". Следовательно, чп все триггеры 5 устанавливаются за время,прохождения контролирующего тес. та в единичное. состояние сигналами уровня логической "1" с соответствующих информационных выходов блока 3.

Так как все триггеры 5 устанавливаются в единичное состояние, срабатывает элемент И 8, и сигнал передается на элемент 7 индикации, который зафиксирует факт неисправности проверя- 4О емой схемы.

Сигнал, поступающий на вход синхронизации чтения блока 3, вырабатьтвается блоком 4 при каждом изменении двоичного набора на входах и выходах 45 контролируемой схемы, т.е, при каждом перепаде логических уровней хотя бы на одном из входов или выходов проверяемой цифровой схемы.

При этом учитывается, что каждая цифровая схема из набора (1,...,N) типов микросхем имеет внутреннюю задержку срабатывания (т. е. задержку изменения информации на выходе по отношению к изменению информации на входах микросхемы),зависящую от многих факторов, но имеющую ограничения по максимуму в соответствии с!

4 техническими условиями на данный тип микросхем.

Естественно, при прямой подаче сигналов с выводов контролируемой цифровой микросхемы на адресные входы блока 3 может возникнуть некорректная ситуация, когда входной набор контролируемой схемы изменипся, а выходная реакция на выходах микросхемы еще не появилась. Поэтому чтение эталонных N-разрядных слов из блока

3 должно происходить только после появления на входах и выходах схем установившегося логического состояния.

Последовательность двоичных кодов с входов и выходов контролируемой микросхемы через контактирующий блок

1 и блок 2 развязывающих усилителей поступают на входы элементов НЕ 12 блока 4 и на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 10, на первые входы которых поступают через элементы 11 задержки сигналы с выходов элементов

12. Каждое изменение уровня сигналя на входе какого-либо i-го элемента

12 вызывает его срабатывание и изменение сигнала на выходе, который через элемент 11 задержки поступает на вход элемента ИСКЛОЧАЮЩЕЕ ИЛИ-НЕ lС.

В результате сигнал на входе элемента ИСКЛ1ОЧАЮЩЕЕ ИПИ-НЕ 10 изменяется с опозданием на время Р, относительно изменения уровня сигналя на другом входе этого элемента, и ня выходе элемента ИСКЛОЧАКЩЕЕ ИЛИ-НЕ 10 сформируется положительный импульс длительностью С . Длительность импульca Lo должна удовлетворять ус .с ловию Lo 7 Lgcp „,„„где Г1,,„„„- максимальное время задержки срабатывания для микросхем из группы N типов, информация о которых записана в блоке 3.

Процесс формирования стробирующих импульсов поясняется временными диаграммами (фиг. 3), где на фиг. За приведена временная диаграмма сигнала на i-м входе контролируемой цифровой схемы, на фиг. Зб — íà k-м выходе контролируемой схем, на фиг,Звна выходе соответствующего i-ro инвертора, на фиг. Зг — на первом входе i-го элемента ИСКЛЮЧЖОЩЕЕ ИЛИ-НЕ, на фиг. Зд — на выходе i-ro элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, íà фиг. Зе — на выходе соответствукщего k-го элемента НЕ, на фиг. Зж — на первом входе

k-ro элемента ИСКЛЮЧЛ1О1 (ЕЕ ИЛИ-НЕ, на

5 1429 фнг;. Зз — на выходе k-го элемента

ИСКЛЮЧАЮЩЕЕ ЙЧИ-НЕ, на фиг, Зи - на выкоде элемента ИЛИ (выходе блока 4). ффрмула изобретения

1. Устройство для анализа выход1 нь реакций контролируемой цифровой сх мы, содержащее блок регистрации и бл к памяти, о т л и ч а ю щ е е с я т, что,, с целью повышения достоверн сти анализа, оно содержит блок ф рмирования стробирующего сигнала и ок потенциального согласования, 15 п ичем входы блока потенциального соасования являются информационными в одами устройства, выходы блока пот нциального согласования соединены.

1 с адресными входами блока памяти и с 2р в одами блока формирования стробируюего сигнала, выход которого соеди117 нен с синхровходом блока памяти, выходы которого соединены с информационными входами блока регистрации, 2, Устройство по п. 1, о т л ич а ю m, е е с я тем, что блок формирования стробирующего сигнала содержит группу элементов НЕ, группу элементов задержки, группу элементов

ИСКЛЮЧА1ОЩЕЕ ИЛИ-НЕ и элемент ИЛИ, причем входы блока соединены с первыми входами соответствующих элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ группы и через соответствующие элементы НЕ групп— с входами соответствующих элементов задержки группы, выходы которых соединены с вторыми входами одноименных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ группы, выходы которых соединены с входами элемента ИЛИ, выход которого является выходом блока.

1429117

Составитель А. Сиротская

Редактор В Вугренкова Техред Л.Сердюкова

Корректор Э.Лончакова

Тираж 704. Подписно е

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-35 Ра ская наб. . 4 5

Заказ 5127/46

У э уш, д /

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4