Сигнатурный анализатор
Изобретение относится к вычислительной технике и может быть использовано в контрольно-диагностической аппаратуре для контроля функционирования и локализации неисправностей цифровых устройств. Целью изобретения является повышение быстродействия анализатора. Сигнатурный анализатор содержит п-разрядный регистр 1, блок 2 задания режима, п мультиплексоров . 3, m сумматоров по модулю два 4(т n-k - максимальное число информационных входов анализатора , а п и k являются показателями степени в образующем примитивном полиноме Р(х)х +х +1), Обработка входных j-разрядных кодов в сигнатурном анализаторе ( - выбранное на блоке задания режима число исцользуемых информационных входов анализатора ) осуществляется путем формирования и записи в п-разрядный регистр состояния, которое имел бы одноканальньш анализатор через J тактов от текущего состояния, в течение которых в него записывалась последовательность из j бит. 1 ил. с (Л
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК (51) 4 G 06 F 11/00
00ИСАНИЕ ИЗОБРЕТЕНИЯ
К А ВТОРСНОМЪ СВИДЕТЕЛЬСТВУ в-s в.г ы в-е в-в в.в в- (в- i
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21} 4188952/24-24 (22) 02.02,87 (46) 15.08.88. Бкп. №- 30 (72) В.В.Богданов и В.С.Лупиков (53) 681.3(088,8) (56) Авторское свидетельство СССР № 1238074, кл, G 06 F 11/00, 1985.
Авторское свидетельство СССР № 1180896, кл, G 06 F 11/00, 1983. (54 ) СИГНАТУРНЫЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике и может быть использовано в контрольно-диагностической аппаратуре для контроля функционирования и локализации неисправностей цифровых устройств. Целью изобретения является повышение быстродействия анализатора. Сигнатурный
„„SU,„, 1416997 А1 анализатор содержит п-разрядный регистр 1, блок 2 задания режима, п мультиплексоров,3, m сумматоров по модулю два 4(m < n-k — максимальное число информационных входов анализатора, а и и k являются показателями степени в образующем примитивном полиноме F(x)=x +х +1). Обработка входных 1-разрядных кодов в сигнатурном анализаторе ()(j< и — выбранное на блоке задания режима число исцользуемых информационных входов анализатора) осуществляется путем формирования и записи в и-разрядный регистр состояния, которое имел бы одноканальный анализатор через тактов от а сО текущего состояния, в течение которых . в него записывалась последовательность из j бит. 1 ил, 1 1416997 2
Изобретение относится к вычислительнс и технике и может быть использовано для контроля функционирования и диагностирования неисправностей цифровых устройств.
Цель изобретения — повышение быстродействия сигнатурного анализатора.
На чертеже изображена функциональ-J0 ная схема сигнатурного анализатора, Сигнатурный анализатор содержит .п-разрядный регистр 1, блок 2 зада:ния режима, мультиплексоры 3-1,3-2,, 3-п, сумматоры 4-1,4-2. ..4-ш по мо-15 дулю два (m 8-n. Ha чертеже представлена функциональная схема сигнатурного анализатора при n=7, k=2, m=4 и образующем полиноме Р(х)=х +1. Блок 2 задания режима может быть 25 реализован на переключателях 9-1, 9-2...,,9-g где р v 1op m (в данном случае р=2). Первые и вторые контакты переключателей 9-1,9-2...,,9-р соединены соответственно с шинами О и 30 "1",а третьи контакты являются выходами блока 2 задания режима, Лругим примером реализации блока задания режима 2 может служить р-разрядный регистр, в который перед нача- „ лом работы сигнатурного анализатора записывается код числа используемых информационных входов. Анализатор работает следующим образом. 40 Рассмотрим работу одноканального сигнатурного анализатора, реализован" ного на базе регистра сдвига с сумматором по модулю два в обратной связи. Пусть Р(х)=х"+х"+1 — образующий примитивный полином, описывающий работу сигнатурного анализатора; а, где е 1=1,2, °,n, — состояние 1-го разряда регистра сигнатурного анализатора на t-м такте работы; b — сигнал на ин1 формационном входе сигнатурного анализатора на t-м такте; 8 — операция суммирования по модулю два. Тогда процесс формирования сигнатуры в одноканальном анализаторе математически 55 может быть описан с помощью рекурренt+ < . t t+J тного алгоритма а =а 1,® а„®1 ted 4 t+1 а2 =Ь1 ъа 9 — Ь2 ° э и ап 1 где последовательно принимает значения 0,1,2,...,3 (c1 — длина входной последовательности контролируемых сигналов) . При t,=0:1",, et2,..., a исходное состояние, в которое устанавливается регистр сигнатурного анализатора перед началом работы, При t,=d ct a„,а.2,...,a.н — сформированная в регистре анализатора сигнатура. Пусть с с ° ° с параллельныи ;) †разр ный входной поток контролируемых сигналов, поступающий на информационные входы предлагаемого сигнатурного анализатора, Здесь 1 t42 t+J =с,, b = с 2, ° -,b. = с 1.,Определим состояния всех разрядов регистра этого анализатора после тактов работы, в течение которых осуществляется фиксация в анализаторе входной последоt+< t+2 t j вательности b, Ь,...,Ь . Очевидно что 1 а t+j а ., если 1-j 7 1 t+j- ekJ а,, если l-,j < 1 t+J-e+ ф 1-8 t+. е a a „0+a &b 1 . — а,„1+У 0 "-1 e+ 1. 1 t Обозначим $1=а. -1.1е а„;.1 О с1 где i=1,2,...,m. Тогда tij 1 а, если 1-1 ъ 1 ) S. если 1-1 < 1 (2) 1= 1 р2) ° ° °,и ° Таким образом, чтобы зафиксировать за один такт в сигнатурном анализаторе j-разрядный параллельный входной код, в каждый 1-й разряд и-разрядного регистра анализатора необходимо записать состояние, определенное соотношением (2). Работа сигнатурного анализатора начинается с установки в исходное, например, нулевое состояние регистра 1 путем подачи импульса на установочный вход 5. Затем с помощью переключателей 9-1,9-2,...,9-р блока 2 задания режима осуществляется выбор необходимого числа,1(1,j Ф о р м у л а и э о б р е т е н и я Составитель С.Старчихин Редактор А.Огар Техред Л.Сердюкова Корректор М,Пожо Заказ 4066/47 Тираж 704 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., p,. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул, Г1роек ???ая, 4 141 бра и?!о (О чц< .па II!1!1In!II!ß!,!.!0?IH? Ix Входов поступает ца адресные вхолы мультиплексоров 3-1,3-?...,,3-и ц производит настройку сигнатурного анализатора «а обработку,j-разрядных входных ком,в. При этом мультиплексоры 3-1, 3,?,...,3-и подключают к каждому 1-му (1=-1,2.. .,n) информационному входу регистра 1 в соответствии с выражением (2) либо (1-,j)-é выход регистра 1, если (1-,j) ), 1, либо выход сумматора 4-(,j-1+1) по модулю два, если (1-j) (1. Каждый из су?маторов 4-i (i=1, ?„...,m) по модулю два формирует в соответствии с выражением (1) сумму по модулю два сигналов на (и-k-i+1)-м и (n-i+I)-м выходах регистра 1 и информационном входе 7-i анализатора. Поток контролируемых сигналов подается на информационнь?е входы 7-1,7-2,, 7-,j анализатора. Каждый j-разряднъ?й код сопровождается синхроимпульсом, поступаюшим на синхровход 6 анализатора. Синхроимпульс осуществляет запись в регистр 1 реакции на входные сигналы, сформированные в соответствии с выражением (2 !, После окончания последовательности контролируемьм сигналов на информационных выходах 8-1,8-2,...,8-п анализатора устанавливается сформированная в ре. гистре 1 сигнатура. При формировании сигнатуры в предлагаемом анализаторе выбран образующий примитивный полином с минимальным числом слагаемых типа Р(х)=х"+х +1, обеспечивающий минимальные аппаратные затраты на реализацию анализатора, Введение в сигнатурный анализатор, группы мультиплексоров, группы сумматоров по модулю два, блока задания режима и их связей позволяет в процес се формирования сигнатуры каждый 1разрядный входной код обрабатывать за один тахт,период синхрочастоты). (Таким образом, быстродействие ана4 6997 лц.-!атора уэелцч???!ае ? ся я .1 ра, .! .е ° nP?I; <»IPOIInP!I?In??aПЬЦо РаЭРЯДНОСтц входного потока контре?!?!Рyеwых сиrСцгнатурный анализатор, содержащий и-разрядный регистр, где п — стеГ ?! пень образуюшего полцнома Г!х !=-x + +х +1, k < и, первый сумматор по моду4 лю два, установочный вход и группа выходов разрядов регистра являются 15 соответственно установочным входом и группой информационных выходов анализатора, первый и второй входы первого сумматора по модулю два соединены соответственно с и-м и (n-k)-м выхода20 ми регистра, отличающи и с я тем, что, с целью повышения быстродействия, анализатор содержит и мультиплексоров, m-l сумматоров по модулю два, где m j n-k — максимальное число 25 информациокнь?х входов анализатора, и блок задания режима, причем третий вход первого сумматора по модулю два является первым информационным входом анализатора, первый и второй входы 30 i-ra сумматора по модулю два, где i=1,m, соединены соответственно с (и-i+1)-м и (и-.- -k+1)-м выходами регистра, третий вход i-го сумматора по модулю два является i — м информационным входом анализатоРа, !-й информационный вход 1-ro мультиплексора, где 1=1,m, 1=1,n соединен с (1-j)-м выходом регистра, если 1-j ) 1, или с выходом (j-1+1)-го сумматора по мо4g дулю два, если 1-j < 1, одноименные адресные входы мультиплексоров объединены и соединены с соответствуют?ми выходами блока задания режи??а, выход 1-го мультиплексора соедц??ен с 1-м 45 информационным входом регистра, вход синхронизации которого является входом синхронизации анализатора.
