Арифметическое устройство в модулярной системе счисления

 

Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих специализированных вычислительных системах конвейерного типа, функционирующих в модулярной системе счисления . Целью изобретения является расширение области применения за счет обработки операндов, представленных в форме с плавающей запятой. Поставленная цель достигается тем, что в арифметическое устройство в модулярной системе счисления, содержащее блок 10 синхронизации, блок 11 модульного умножения, узел 13 предварительной обработки мантисс, регистры 14 и 15 второго и первого операндов., блок 16 вычисления интервального индекса , группы мультиплексоров 17, 22 и 24, блоки 18, 19 хранения констант, блок 20 групп элементов ИЛИ, группу блоков 21 суммирования вычетов, формирователь 23 интегральных характеристик модулярного кода, блок 25 вычисления интервального индекса произведения , узел 26 формирования результатов операции умножения, узел 27 формирования результатов масштабирования , узел.28 формирования результатов операции сложения и элемент 33 задержки, введены узел 12 обработки порядков, узел 29 контроля аддитивного переполнения, блок 30 вычисления интервального индекса и группы 31,, 32 мультиплексоров с соответствующими связями. 10 шт., 1 табл. Ф 4 СО N СП

союз coeETCWX

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (so 4 С 06 F 7/72

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО;ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4197268/24-24 (22) 16.02.87 (46) 23 ° 10.88. Бюл. Р 39 (71) Научно-исследовательский институт прикладных физических проблем им. A.È.Ñåâ÷åíêî (72) А.А.Коляда, И,Ю.Селянинов и А.Ф.Чернявский (53) 681.3(088.8) (56) Авторское свидетельство СССР

9 857992, кл. G 06 F 7/72, 1979.

Авторское свидетельство СССР

В 1356821, кл. G Об Р 7/72, 1986. (54) АРИФИЕТИЧЕСКОЕ УСТРОЙСТВО В

ИОДУЛЯРНОЙ СИСТЕМЕ СЧИСЛЕНИЯ (57) Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих специализированных вычислительных системах конвейерного типа, функционирующих в модулярной системе счисления. Целью изобретения является расширение области применения за счет обработки операндов, представленных в форме с плавающей запятой. Поставленная цель достигается тем, что в арифметическое устройство в модулярной системе счисления, содержащее блок 10 синхронизации, блок 11 модульного умножения, узел 13 предварительной обработки мантисс, регистры

14 и 15 второго и первого операндов, блок 16 вычисления интервального индекса, группы мультиплексоров 17, 22 и 24, блоки 18, 19 хранения констант, блок 20 групп элементов ИЛИ, группу блоков 21 суммирования вычетов, формирователь 23 интегральных характе, ристик модулярного кода, блок 25 вычисления интервального индекса произ ведения, узел 26 формирования резуль- ф татов операции умножения, узел 27 формироваиия равультатов маоштабиро- (/1 вания, узел 28 формирования результа- ю тов операции сложения и элемент 33 задержки, введены узел 12 обработки порядков, узел 29 контроля аддитивного переполнения, блок 30 вычисления " интервального индекса и группы 31, м Ь

32 мультиплексоров с соответствующи- ©ф ми связями. 10 ил., 1 табл. Ю

1432517

Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих специализированных вычислительных системах конвейерного типа, Функционирующих в модулярной системе счисления.

Цель изобретения — расширение области применения за счет обработки 10 операндов, представленных в форме с плавающей запятой.

На фиг,,f представлена схема ариф-! метического устройства в модулярной системе счисления; на фиг.2 — схема f5 блока синхронизаций на фиг.3 - -схема узла обработки порядков; на Фиг.4 схема узла предварительной обработки мантисс; на фиг.5 — схема первого блока хранения констант; на фиг.6 - ?0 схема формирователя интегральных характеристик модулярпого кода) па фиг.7 — схема блока вычисления интервального иццекса произведения на фиг.8 "- схема узла формирования ре- 25 зультатов операции умножения; на фиг.9 — схема узла формирования результатов операции сложения, на фиг„10 — схема узла контроля аддитивного переполнения. 30

Арифметическое устройство (с плавающей запятой) в модулярной системе счислепня (фиг. 1) содержит установочный вход I, вход 2 кода операции, вход 3 сброса, тактовый вход 4, вход

5 номера масштаба, вход 6 мантиссы второго операнда, вход 7 порядка второго операнда, вход 8 мантиссы первого операнда, вход 9 порядка первого операнда, блок 10 синхронизации, блок 40

11 моцульного умножения, узел 12 обработки порядков, узел 13 предварительной. обработки мантисс, регистр 14 второго операнда, регистр 15 первого операнда, первый блок 16 вычисления интервального индекса, первую группу мультиплексоров 17, первый 18 и второй 19 блоки хранения констант, блок

20 групп эпементов ИЛИ, группу блоков

21 суммирования вычетов, вторую груп пу мультиплексоров 22„ формирователь

23 интеграпьных характеристик модулярного коца, третью группу мультиплексоров 24, блок 25 вычисления инттервального индекса произведения, узел 26 Формирования результатов операции умножения, узел 27 формирования результатов машстабирования, узел 28 формирования результатов операции

Код операции

Онер ация

Сложение с плавающей запятой

Вычитание с плавающей запятой

Умножение с плавающей запятой

Масштабирование чисел

Определение знака числа

Вход дешифратора 48 . является входом задания режима блока 10 синхронизации, первый и второй выходы десложения, узел 29 контроля адцитивного переполнения, второй блок 30 вы- . числения интервального индекса, четвертую и пятую группы мультиплексоров

31 и 32, элемент 33 задержки, выход

34 мантиссы суммы устройства, выход

35 порядка суммы, выход 36 аддитивного переполнения устройства, выход 37 сигнала готовности устройства, выход

38 сигнала запрета, выход 39 сигнала окончания операции типа сложения, выход 40 сигнала окончания операции умножения, выход 41 сигнала окончания операций масштабирования„ выход 42 сигнала окончания операции определения знака, знаковый выход 43, выход

44 ман-.иссы произведения, выход 45 порядка произведения, выход 46 мультипликативного переполнения, выход 47 результата масштабирования.

Блок 10 синхронизации (фиг.2) содержит дешифратор 48, первый элемент

ИЛИ 49, с первого по четвертьй сдви- говые регистры 50-53, первьй триггер

54, элементы ИЛИ 55-59 (с второго по шестой), элемент И 60, седьмой элемент ИЛИ 61, первый 62 и второй 63 двухразрядные счетчики, восьмой 64, девятый 65 и десятьй 66 элементы

KIN, второй триггер 67, элементы ИЛИ

68-71 (с одиннадцатого по четырнадцатый) .

Разрядности регистров 50-53 соот ветственно составляют (2Т + 11), (2Т + 11), (Т + 3) и (Т + 2) бит, где Т = 71og K Г, K — число оснований модулярной системы счисления, через

7х (обозначается наименьшее целое число, не меньшее х.

На вход задания режима блока 10 поступают значения, указанные в таблице.

3 14 шифратора 48 соединены соответственно с первым и вторым входами элемента

ИЛИ 49, выход которого подключен к входу младшего (нулевого) разряда сдвигового регистра 50, третий, чет= вертый и пятый выходы дешифратора 48 подключены к входам младших разрядов соответственно сдвиговых регистров

51-53. Входы сброса всех сдвиговых регистров, вторые входы элементов

ИЛИ 56 и 58 и пятый вход элемента

ИЛИ 6 1 объединены и подключены к входу сброса блока 10, входы управления сдвигом сдвиговых регистров объединены и подключены к тактовому входу блока 10. Выходы нулевого, первого, (Т+4), (T+5), (Т+6), (2Т+6), (2Т+7) и (2Т+1О)-го разрядов регистра 50 являются его выходами соответственно с первого по восьмой, выходы нулевого, первого, второго„ (Т+4), (Т+5). (Т+8), (27+6), (2Т+7), (2Т+8) и (2Т+10) -ro разрядов регистра 51 являются его выходами соответственно с первого по десятый, выходы нулевого и (Т+2)-ro разрядов регистра 52 являются соответственно первым и вторым его выходами, а выходы нулевого и (Т+1) го разрядов регистра 53 являются соответственно его первым и вторым выходами.

Нулевые входы триггеров 54 и 67, а также первый вход элемента ИЛИ 66 объединены и подключены к установочному входу блока 10, информационный вход триггера 54 подключен к входу младшего разряда входа задания режима блока 10. Выход триггера 54 соединен с первым входом элемента И 60, выход которого подключен к второму входу элемента ИЛИ б6, второй вход элемента И 60 и первый вход элемента ИЛИ 71 объединены и подключены к первому выходу регистра 50. Первые входы элементов ИЛИ 61, 69 и 70 объединены и подключены к второму выходу регистра 50, первый и второй входы элемента ИЛИ 57 соединены соответственно с третьим и четвертым выходами регистра 50. Первые выходы элементов ИЛИ 58 и 65 объединены и подключены к пятому выходу регистра 50, первые входы элементов

ИЛИ 64 и 59 подключены соответственно к шестому и седьмому выходам регистра 50, первые входы элементов ИЛИ 55 и 68 объединены и подключены к первому выходу регистра 5 1, вторые входы элементов ИЛИ 55, 68, 69 и 71 объеди32517

ЗО

40

10

20

25 иены и подключены к второму выходу ререгистра 5 l Первый вход элемента

ИЛИ 56, второй вход элемента KIN 61 и третий вход элемента ИЛИ 68 объединены и подключены к третьему выходу регистра 5 1. Вторые входы элементов

ИЛИ 65 и 64 подключены соответственно к шестому и восьмому выходам регистра 51, девятый выход которого соединен с вторым входом элемента ИЛИ 59.

Третий вход элемента ИЛИ 61 и второй вход элемента KIH 70 объединены и подключены к первому выходу рег»»стра

52, а четвертый вход элемента ИЛИ 61 соединен с первым выходом регистра 53.

Счетные входы счетчиков 62 и 63 подключены соответственно к выходаь» элементов ИЛИ 55 и 57, входы сброса счетчиков 62 и 63 подключены соответственно к выходам элементов ИЛИ 56 и 58. Выход элемента ИЛИ Ь 1 соединен с единичным входом триггера 67. Выход элемента ИЛИ 66, четвертый и пятый» выходы регистра 5 1 выходы триггера 67, счетчика 62, третий выход регистра 5 1, выходы элемента ИЛИ 68, счетчика 63, первый выход регистра

53, выходы элементов ИЛИ 69 и 64, седьмой выход регистра 51, выходы элементов ИЛИ 70 и 59, четвертый выход регистра 50, выходы элементов

ИЛИ 71 и 65, восьмой выход регистра

50, десятый выход регистра 51 и вторые выходы регистров 52 и 53 подклю.чены соответственно к выходам с пер- о

l вого по двадцать первый блока 10 синхронизации.

Блок 11 модульного умножения содержит умножители "o модулям и»,, m, ..., m модулярной системы счисления, являющимся попарно взаимно простыми числами, и регистр, причем первые входы модульных уиножителей объединены и подключены к входу первого сомножителя блока 11, вторые их входы объединены и подключены к входу второго сомножителя блока 11 выходы также объединены и подключены к входу регистра, выход которого является выходом блока 11.

Узел 12 обработки порядков (фиг.3) содержит сумматор 72 порядков, первую группу мультиплексоров 73, вычитатель

74 порядков, триггер 75, регистр 76, » вторую группу мультиплексоров 77, элемент 78 задержки и третью группу мультиплексоров 79. Сумматор 72 и вычитатель 74 реализуют соответствующие

1432517 операции над порядками, представляе мыми в прямом (или дополнительном) двоичном коде, причем"на одном выходе вычитателя 74 формируется абсолют5 ное значение разности порядков, а на другом — знак разности порядков.

Элемент 78 задержки представляет собой цепочку из (2Т+9) последовательно соединенных регистров. 10

Первые входы сумматора 72, вычнтателя 74 и первый информационный вход группы мультиплексоров 73 объединены и подключены к первому информационному входу узла 12, вторые входи сумматора 72, вычитателя 74 и второй информационный вход группы муль: типлексоров 73 объединены и подключены к второму информационному входу узла 12, третий информационный вход 20 которого соединен с первым информационным входом группы мультиплексоров

79, второй информационный вход которой подключен к выходу разности вычитателя 74, выход знака которого сое- 25 динен с входом триггера 75, выходом подключенного к управляющему входу группы мультиплексоров 73. Выход сум матора 72 через регистр 76 соединен с вторым информационным входом группы д0 мультиплексоров 77, первый информационный вход которой подключен к выходу группы мультиплексоров 73. Выход группы мультиплексоров 77 соединен с входом элемента 78 задержки. Управля35 . ющие входы групп мультиплексоров 77

: и 79 объединены и подключены к управляющему входу узла 12. Выходы элемента 78 задержки, группы мультиплексоров 79 и триггера 75 являются соот40 ветственно первым, вторым и третьим выходами узла 12.

Узел 13 предварительной обработки мантисс (фиг.4) содержит первую, вторую и третью группы мультиплексоров

80-82, формирователь 83 дополнительного кода, первый элемент 84 задержки, четвертую группу мультиплексоров 85, второй элемент 86 задержки, группу 87 .элементов запрета.

Формирователь 83 дополнительного кода служит для получения по входному модулярному коду (X 1, ..., Хк) некоторого числа Х Е D модулярного кода (1«Х 1 ° ° (Хк ) рк) числа Х гдеD= (-вИ +1, ..., mNkt-1) диапазон модулярной системы счисления, m = шд — нечетный вспомогательный модуль, выбираемый из условий

mk 7 2mî+ K- 2; mo) К- 1; MK( к-с

П m;; X,. =1Х „..

/= <

Элементы 84 и 86 задержки осущест- вляют задержку соответственно на (Т+2) и (Т+4) тактов.

4"

Вторые информационные входы групп мультиплексоров 80 и 81, а также первые информационные входы групп мультиплексоров 82 и,85: объединены и подключены к первому информационному " входу узла 13. Первые информационные входы групп мультиплексоров 80 и 81, второй информационный вход группы мультиплексоров 82 и вход формирователя 83 дополнительного кода объединены и подключены к второму информационному входу узла 13. Управляющие входы групп мультиплексоров 81 и 82 объединены и подключены к первому управляющему входу узла 13, управляющие входы групп мультиплексоров 80 и 85 объединены и подключены к второму управляющему входу узла 13. Выход группы мультиплексоров 80 соединен с входом элемента 84 задержки, выход группы мультиплексоров 81 подключен к второму информационному входу группы мультиплексоров 85, выход группы мультиплексоров 82 соединен с входом элемента 86 задержки. Выход формирователя 83 соединен с информационным входом группы элементов 87 запрета, управляющий .вход которой соединен с третьим управляющим входом узла 13. Выходы элемента 84 задержки, группы мультиплексоров 85, элемента

86 задержки и группы элементов 87 запрета являются соответственно четвертым, вторым, третьим и первым выходами узла 13.

Регистр 14 второго операнда состоит из,подрегистра мантиссы и подрегистра порядка второго операнда, первый и второй информационные входы подрегистра мантиссы и информационный вход подрегистра порядка являются соответственно первым, вторым и третьим информационными входами регистра 14, управляющие входы приема кода подрегистра порядка и подрегистра мантис- сы являются соответственно первым и вторым управляющими входами регистра 14.

Регистр 15 первого операнда состоит из подрегистра мантиссы и подре) гистра порядка первого операнда, при

1432517 к-?

/с- / /М кf Х/> /

1(Я =! Е

? «А» +

/, „( ш1 (п? к (.1 ) ,Ф

М ?, к- М ?с- /и??

Быстродействие блока 16 составляет

Т тактов при пропускной способности одна операция в один такт.

Блок 18 хранения констант (фиг.5) 25 выполнен на основе первой и второй групп узлов 88.1 - 88.К вЂ” 1 и 89.1

89.К вЂ” 1 памяти. Узел 88.i памяти об? ь! ладает емкостью 2 слов разрядностью

ЗО

Ь, бит, а емкость узла 89.i na -.

1 ?,? 2Ь; мяти составляет 2 слов разрядностью Ь; бит (i = 1, 2, ..., К-1).

be= J1og

20 (X ), 40 где — (1 / /М i к-? X > /rn /

R .

«,?.

3 (" m) (ш?

В ячейку узла 89.i памяти сом Y? + Z; 2 записывается та (2) с адреконстанR " (Y,Z.)

1 У

t -/

1 -?

М; w- 1Мf,к-t ?/ ???? 1М? Е;/el) 5O

Х;,Y;,Z E. (0,1, ..., m 1 j, через

xj обозначается целая часть действительного числа Х.

Адресные входы узлов 88.1 - 88.К-1 памяти в совокупности составляют первый адресный вход блока 18, первые этом входы подрегистра мантиссы и подрегистра порядка являются соответственно первым и вторым информационными входами регистра 15, управляющие входы приема кода подрегистров мантиссы и порядка объединены и являются управляющим входом регистра 15.

Первый блок 16 вычисления интервального индекса числа служит для оп-10 ределения по модулярному коду (Х,, X ..., Хк) числа Х из диапазона модулярной системы счисления В машинного интервального индекса числа Х по формуле 15 адресные входы узлов З9.1 — 89.К -1 памяти в совокупности составляют второй адресный вход блока 18, а их вторые адресные входы в совокупности составляют третий адресный вход блока 18, выходы узлов 88.1 — 88.К-1 и 89.1 — 89.К-1 памяти, соответствующие выходным вычетам наборов по модулю m;, объединяются в (i+1)«й выход блока 18 для всех i = О, 1, ..., К-1..

Управляющие входы выдачи кода узлов

89.1 - 89.К-1 памяти объединены и подключены к первому управляющему входу блока 18, а управляющие входы выдачи кода узлов 88. 1 — 88.К-1 памяти объединены и подключены к второму управляющему" входу блока 18 хранения констант.

Блок 19 хранения констант реализован на (К-1) узлах памяти, i-й из которых обладает емкостью 2ь" Г

k слов разрядностью g Ь. бит, причем

j=о в его память по адресу Х; + 1-2

Ь записывается набор констант где (И Гm /Ni g-, ./M; к-< Х /,п /Se ()

У

-1 (tt ((M i,к-t /м i к- х /mi )) ! m> =1,2, ...,К, (5) где S e — масштаб с номером 1 е

E(0,1, ..., L-1);

L — число используемых масштабов, S 1 = 2 е

Первые адрееные входы узлов памяти, входят?х в состав блока 19, в совокупности составляют его первый адреснь?й вход, а вторые их адресные входы объединены и подключены к второму адресному входу блока 19, выходы узлов памяти, соответствующие вычетам наборов по модулю m в совокуп1 ности образуют (i+1)-й выход блока 19 (i = 0,1, ..., К). Управляющие входы выдачи кода всех узлов памяти объединены и подключены к управляющему входу блока 19.

Блок 20 групп элементов ИЛИ содержит К групп элементов ИЛИ.

Группа содержит блоки 21 суммирования вычетов по модулям m m р Ф ° ° ф

i-й Н3 которых (i = 1 2 ф

К) осуществляет сложение за Т тактов наборов из (К-1) вычетов по модулю

1432517

m; < aMec re с формированием числа пе реполнений, а (К+1)-й блок осуществляет сложение за Т тактов наборов из К вычетов по модулю m без формирования числа переполнений . Выходы

5 суммы блоков 21 суммирования вычетов по модулям m т,, ..., m „, и выход суммы блока 21 суммирования вычетов по модулю m группы, образуют выход суммы, а выходы числа переполнений блоков 21 суммирования по модулям m, m z — выход числа перепол нений группы.

I формирователь 23 интегральных ха рактеристик модулярного кода (фиг.б) содержит группу элементов ИЛИ 90.1

90.К-!, узел 91 определения интег-" ральных характеристик, группу элементов И 92.1-92.К-2, группу мультиплек-20 соров 93, группу узлов 94.1-94.К-1 формирования номера нормирующего мно.жителя и регистр 95.

Узел 91 реализован по известнои схеме и определяет поправку Лмербаева25

В(Х), знак S(X), цифры симметрического полиадического кода Х „Х, ..., Х и машинный интервальный индекс 1 „(Х)

: входного числа Х Е D Быстродействие

,,узла 91 составляет Т+2 так гов при 30 пропускной способности одна операция

1 в один такт. !

Выходы поправки Амербаева, знака

:числа и машинного интервального индекса числа являются соответственно первым, вторым и четвертым выходами

35, узла 91, а выходы цифр симметричного полиадического кода составляют его третий выход. Выход младшей цифры

: симметрического полиадического кода узла 91 соединен с первым входом элемента-ИЛИ 90.1, второй вход которого соединен с выходом второй цифры симметрического полиадического кода узла 91, выход i-й цифры симметрическо-45 го полиадического кода которого подсоединен к входу элемента ИЛИ 90.i-1 (= 3, 4, ..., К).

Элемент И 92.i (i = 1, 2, К-2) имеет (К-i) входов первый вход

5О

i-го элемента И 92.i соединен с прямым выходом i-го элемента ИЛИ 90.i, а j-й вход (j = 1, 2, ..., К-з) соединен с инверсным выходом элемента

ИЛИ 90.i+j-1. На выходе элемента

И 92.i формируется двухзначная величина

q. = Г; Р,„... g.,, (6) где (i и 7 — величины формируемые на выходах j-ro элемента ИЛИ 90.j, (j = 1, 2,,..., К1).

Узел 94.i (i = 2, 3, ..., К-1) реализуется на основе постоянного sanoминающего узла, обладающего емкостью

Ь;с6, 2 " слов разрядностью3 log g x

x(log

Ь адресу Х + 2 Х;„записывается величина

m yr, М;, (/Х + Х;+, mi/+ 0,5)

-1- где И = П m.1=1

Х, если Х < (m < — 1) /2, Х ь

Хл — m, если Хь > (m t, — 1)/2;

Хьс (0 19 ..., п — 13, t=12...К, Узел 94„1 выполнен аналогичным образом, за исключением того, что в его

b1 память по адресу X, + 2 - Х записы вается величина

) щ1 1 к-т

1 = log — — — — — - — 1. (8)

«x, ".../

Первый и второй входы узла 94.i соединены соответственно с выходами

i-й и (i+1)-й цифры симметрического полиадического кода блока 91, управляющий вход выдачи кода узла 94.j (j = 1, 2, ..., К-2) подключен к вы-. ходу элемента И 92.j а управляющий вход выдачи кода узла 94.К-1 соединен с прямым выходом элемента ИЛИ 90.К-1, выходы узлов 94.1 — 94.К-1 соединены с входами регистра 9S, выход которого является третьим выходом формирователя 23 интегральных характеристик модулярного кода. Первый вход узла 91 является первым информационным входом формирователя 23, а второй вход соединен с выходом группы мультиплексоров 93, управляющий вход которой соединен с управляющим входом формирователя 23, первый и второй информационные входы группы мультиплексоров 93 подключены соответственно к четвертому выходу узла 91 и второму информационному входу формирователя 23, первый и второй выходы узла 91 являются соответственно вторым и первым выходами формирователя 23.

Блок 25 вычисления интервального индекса произведения (фиг.7) содержит первую группу вспомогательных регистров 96.0-96.К-1 группу сумматоров t 432517

97.0-97.К-1 по модулю, вторую группу вспомогательных регистров 98.0-, 98. К-1, группу умножителей 99.099.К-1 по модулю, группу узлов 100.0- 5

100.К-1 мультиплексоров, третью и четвертую группы вспомогательных регистров 101.0-101.К-1 и 102.0-*.

102.К-1, группу вычитателей 103 ° 0103.К- t по модулю и элемент 104 задержки.

Вторые входы умножителей 99.1, 99.2, ..., 99.К-I соответственно по модулям m,, m, ..., m ц, объединены и составляют первый информационный t5 вход блока 25, третий информационный вход которого соединен с входом элемента 104 задержки, вторые входы сумматоров 97.0, 97. 1, ..., 97.К- t соотвеуственно по модулям m m, . ° ., 20

m <, объединены и составляют второй информационный вход блока 25, а первые их входы объединены и подключены к первому выходу элемента 104 задержки, выход сумматора 97 ° i по модулю 25 соединен с входом регистра 96.i, а второй его вход объединен с первым информационным входом узла 100.i мультиплексоров для всех i = 0,1, . ° ., К-1. Вход регистра 98.0 объединен.. 30 с.вторым входом умножителя 99.0 по модулю и подключен к выходу регистра

96.0. Первый вход и выход умножителя

99.0 по модулю соединены соответственно с выходом регистра 98.0 и входом регистра 101.0, выход которого соединен с первым входом вычитателя

103.0 по модулю m . Второй информационный вход и выход узла 100.0 мультпплексоров соединены соответственно 40 с выходом вычитателя 103.0 по модулю и входом регистра 102.0, выход которого соединен с вторым входом вычитателя 103.0 по модулю. Первый вход и выход умножителя 99.i по модулю под- 45 ключены соответственно к выходу регистра 96.i и входу регистра 98.i, выход которого соединен с вторым входом вычитателя 103.i no модулю, первый вход и выход которого подключены соответственно к выходу узла 100.i мультиплексоров и входу регистра

102.i, выходом подключенного к второму информационному входу узла 100.i мультиплексоров (i = 1, 2, ..., .К-1).

Управляющие входы узлов 100.0, 100.1, 55

100. К-1 мультиплексоров объединены и подключены к управляющему входу блока 25. Выходы регистров 102.0, t02.i, . ° ., 102.К-1 и второй выход элемента 104 задержки сотавляют выход блока 25.

Узел 26 (фиг.8) содержит первый элемент 105 задержки, формирователь

106 числа переполнений, группу формирователей 107 признаков аддитивного переполнения, триггер 108, функциональный преобразователь 109 интервального индекса, группу мультиплексоров 110, вспомогательный регистр

111, формирователь 112 порядка произведения, вспомогательный регистр

113, делитель 114 на вспомогательный модуль, второй элемент 115 задержки и регистр 1t6.

Первый элемент 105 задержки осу-, ществляет задержку на (Т+3) такта, формирователи 107 группы работают по модулям m„, тп,, ..., m . соответственно, при этом i-й формирователь признака аддитивного переполнения по модулю m; служит для получения по входному вычету Х; величины (9) и может быть реализован в виде табличной схемы, аналогичной табличному сумматору по соответствующему модулю.

Формирователь 106 может быть выполнен на основе постоянного запомик-1 нающего узла емкостью 2 слов разрядностью Т бит, в память которого к-1 по адресу W q + ... + 2 W k< записывается константа

1 к-<

5l= W; W; е (0 1) или с помощью блока для определения количества единиц в информационной последовательности. Выход формирователя 106 через элемент 105 задержки соединен с вторым входом функционального преобразователя 109, первый вход которого объединен с вторым информационным входом группы мультиплексоров 110 и подключен к первому информационному входу узла 26, второй и третий информационные входы которого подключены к входам формирователя 107 и триггера 108 соответственно.

Функциональный преобразователь 109 реализуется с помощью (К+1) постоян-» ных запоминающих узлов, i-й из которых обладает емкостью 2 слов раз" Ь +т, рядностью Ь; бит (i = О, 1, ..., К);

13

14

1432517 в память j-ro постоянного запоминающего узла по адресу Х + 2 1 запи1 сывается константа

Z ° = /2 Х -Ч/,„.» j 1,2, ...,К1, а в память 7-го постоянного запоминающего узла записывается константа

Ел — /2 Х + y/më», — О,К, Х,",Z;e (0, 1, ...", m,,), g = (0„ t„ ..., К-1 .

Выход функционального преобразователя

109 через регистр 113 соединен с пер Ьым информационным входом группы мультиплексоров 110, управляющий вход . подключен к управляющему входу уз ла 26.

Формирователь 112 реализуется на ,основе постоянного запоминающего уз,: ла, обладающего емкостью 2 с 1

:слов разрядностью (13.og q + 1) бит 20

1 (("q,q ) — диапазон изменения. поряд ков операндов), в его память rro ад.ресу +2 > K2%t. g записывается пара констант (?., П 7, 25, где е сли Я = О, g-Я» если Я =

g = tL0,1) (10)

1, если ф(-q„q)„

П

О, если 4 el-q,q).

;Выход формирователя t12 соединен с ,входом регистра 116, первый и второй выходы которого являются соответственно третьим и вторым выходами узла 26. Выход группы мультиплексоров

110 соединеí с входом делителя 114, выход которого соединен с входом элемента 115 задержки. Первый и второй ,входы формирователя 112 соединены соответственно с четвертым информационным входом узла 26 и выходом триггера 108.

Делитель 114 на вспомогательный

1 модуль реализуется с помощью К постоянных запоминающих узлов, i-й из которых обладает емкостью 2 слов

Ь 1-Ь разрядностью Ь1 бит, в его память по адресу + 2 записывается конЪЯ; станта (ш — К + 1 /ш. (11)

° ° если i = t 2, .. °,К-155

1о + 1 если i =К, 1

Е(0» 1, ° .. m -1), )0»1» ° ° ° »К °

Элемент 115 задержки осуществляет задержку на (Т+4) тактов и представляет собой цепочку из последовательно соединенных регистров, вход и выход первого из которых являются соответственно входом и первым выходом элемента 115 задержки, а выход и управляющий вход приема кода последнего из регистров являются соответственно вторым выходом и управляющим входом элемента 115 задержки, управляющий вход элемента 1 t5 задержки соединен с выходом триггера 108, а первый и второй выходы элемента 115 задержки являются четвертым и первым выходами узла 26.

Узел 2? формирования результатов масштабирования представляет собой составную часть известного устройства для масштабирования чисел (быстродействие которого составляет (Т+3) тактов при пропускной способности одна операция масштабирования в один такт), в котором первые входы модульных сумматоров и схемы сравнения образуют первый вход узла 27. Информационный вход реверсивного счетчика является вторым входом узла 27, вход элемента задержки и второй вход блока памяти являются соответственно третьим и четвертым входами узла 27, выходы выходных регистров составляют первый выход узла 27, а первый выход элемента задержки, является вторым выходом узла 27.

Узел 28 (фиг.9) формирования результатов операции сложения содержит элемент 117 задержки, сумматор 118 по модулю два, функциональный преобразователь 119 вычетов, второй элемент 120 задержки, формирователь 121 четности, третий элемент 122 задержки, группу мультиплексоров 123, формирователь 124 порядка суммы, первый вспомогательный регистр 125, делитель

126 на два, второй 127 и третий 128 вспомогательные регистры. Элемент 117 осуществляет задержку на (Т+3) тактов и представляет собой цепочку из (Т+3) последовательно соединенных регистров, вход первого из которых является входом элемента 117 задержки, а выходы (Т-1)-го и (Т+3)-го регистров являются соответственно первым и вторым выходами элемента 117 задержки, вход которого является первым входом уз1432517

l6 ла 28, первый выход элемента 117 задержки соединен с входом формирователя 121 четности, второй выход элемента задержки подключен к первым входам преобразователя 119 и делителя 126.

Сумматор 118 осуществляет сложение по модулю два содержимого разрядов двоичного кода, подаваемого на его входы. Первый вход сумматора 118 соединен с выходом регистра 125, второй вход является одноименным входом узла 28, а выход подключен к входу элемента 122 задержки. Преобразователь

119 реализуется на ПЗУ, i-e из которых (i = 1, 2, ..., К) обладает емь;- -ь костью 2 слов разрядностью Ь; бит (t = ) log>/j1о8 ьМ ->C), в его ! память по адресу Х; + 2 1 записы- 20 вается константа

Yl = /Х! 2 /m;р

Х;е10, 1, ..., m;-1), 1 Е (0, 1, ..., .!1о@,пМ,-! — 11 .

Первые входы постоянных запоминаю-25 щих устройств преобразователя 119 в совокупности составляют его первый вход, вторые входы постоянных запоминающих устройств объединены и подключены к второму входу преобразователя 30

119, выход которого соединен с первым информационным входом группы мультиплексоров 123, второй вход преобразователя 119 является третьим входом узла 28.

Элементы 120 и 122 задержки осуществляют задержку двухзначных величин соответственно на два и три такта.

Вход элемента 120 задержки является четвертым входом узла 28.

Формирователь 121 четности реализуется на основе 3К-1/2 (постоянных запоминающих устройств, j-e из кото К-2г рых (3 = 1, 2. . ° 2 i) обладает 45 ь „-!+ Ь емкостью 2 " одноразрядных слов, в его память по адресу Х, + ь1 -! . j.м

+ 2 ) X g записывается двухзначная

1 величина

50 — 1

4 „= //M -!,!, - Х „ -! /!! +

Входы и выходы постоянных запоминающих устройств, входящих в состав формирователя 12 1, в совокупности сос- 55 тавляют соответственно его вход и выход, выход формирователя 12 1 соединен с входом регистра 125.

Формирователь 124 порядка суммы реализован с помощью постоянного запоминающего устройства, обладающего, зе., г емкостью 2 слов разрядностью (7log

/)lopmM +f f). в его память по .адресу,!+ 2 7 г - 1 + 2 3eo< 1E E. Й записывается пара констант ! (4,П„), где у+Я, если 51 = 1, V =

1, если = О, 1, если 4 e f-q,q), (13) П

О, если v t (-q,q).

Первый и второй входы формировате-. ля 124 являются третьим и пятым входами узла 28, третий вход формирователя 124 объединен с управляющим входом группы мультиплексоров 123 и подключен к выходу элемента 120 задержки, выход формирователя 1 24 подключен к входу регистра 128, первый и второй выходы которого являются соответственно вторым и третьим выходами узла 28 . Выход элемента 122 задержки соединен с вторым входом делителя

126, выход которого соединен с вторым информационным входом группы мультиплексоров 123, выход которой подключен к входу регистра 127 и является первым входом узла 28.

Делитель 126 на два реализуется с помощью К постоянных запоминающих устройств i-e из которых (i = 1

У

Ь,+1

2, ..., К) обладает емкостью 2 слов разрядностью h; бит, в его память по адресу Х; + 2 записываь;. ется константа

=/ — — — /

Х !!! ! 2

Х;6 (О, 1 ..., m (- 1),4 Р10,1).

Первые входы постоянных запол1инающих устройств, входящих в делитель

126, составляют его первый вход, вторые входы постоянных запоминакнцих устройств объединены и подключены к второму входу делителя 126, а их выходы составляют его выход .

Узел 29 (фиг. 10) контроля аддитивного переполнения содержит группу модульных сумматоров 129, первый вспомогательный регистр 130, формирователь t3 1 числа переполнений, сумматор 132, первый 133, второй 134 и третий 135 элементы задержки, второй

18

17

t432517 (/ix/ ь + / / — — + — +

1 о по1 (2ьо) (m

/х ь. + / /, шь (14) а л 35

Х, если Х (m, и и

Х-ш, если Х rm

Первый и второй входы сумматора

132 подключены соответственно к чет- 40 тертому информационному входу узла

:29 и выходу группы мультиплексоров

140, управляющий вход которой подключен к управляющему входу узла 29, . выход сумматора 132 подключен к вхо- 45 ду регистра 136.

Элементы 133 и 135 осуществляют задержку соответственно на два и (Т-1) тактов. Элемент 134 осуществля-.

5 ет задержку величины Е(E E(0,1f) на (T+2) такта.

Выход элемента 133 задержки соединен с входом схемы 137 сравнения с константой, выход которой подключен к входу элемента 134 задержки, 55

Схема 137 сравнения анализирует совпадение модулярного кода числа Х с модулярным кодом числа -т-N,. На вспомогательный регистр t 36, схему 137 сравнения с константой, мультиплексор 138, третий вспомогательный регистр 139 и группу мультиплексоров

140. Группа содержит сумматоры 129

По модулю m „ ...„ m > с формированием

Признака переполнения, i-й из кото ых (i 1, 2, ..., К) может быть ре» влиэован в виде табличной схемы. Вхо-IQ

ы первого и второго слагаемых суммаоров 129 являются соответственно

4 торым и третьим информационными вхоами узла t9. Выходы суммы Е и лере- ., олнения И„сумматоров 129 соединены )5 соответственно с входами элемента 133) задержки и регистра 130, выход котоого подключен к входу формироватея 131.

Формирователь 13 1 выполняется ана"20 огично формирователю 106, выход фор-.

1ирователя 131 соединен с входом эле-мента 135 задержки.

Сумматор 132 реализуется на основе постоянного запоминающего устройства,25

Собладающего емкостью 2 Ь слов ьф42+ь разрядностью (Ь, + ?) бит, в его па ить по адресу 1 + 2 " Х записывается пара констант ее вйходе при совпадении формируется единичное значение величины Е.

Первый и второй информационный и управляющий входы мультиплексора 138 соединены соответственно с первым информационным входом узла 29, с выходом элемента 134 задержки и с выходом регистра 139. Второй информационный вход группы мультиплексоров t40 и вход регистра 139 объединены и подключены к выходу регистра 136. Выходы элемента. I33 задержки, мультиплексора t38 и регистра 136 являются соответственно выходами с первого по третий узла 29. Первый информационный вход группы мультиплексоров 140 соединен с выходом элементà 135 задержки.

Блок 30 вычисления интервального ,индекса числа структурно аналогичен блоку 16, за исключением того, что выходной регистр блока 30 имеет управляющий вход запрещения приема кода, который является управляющим входом блока 30.

Элемент 33 задержки представляет собой цепочку из двух последовательно соединенных регистров, вход и выход первого из которых являются соотг ветственно входом и первым выходом элемента 33 задержки, а выход второго регистра является вторым выходом элемента 33 задержки.

Арифметическое устройство выполняет операции сложения и умножения чисел а = $p.(а), (а) ), Ь = (p(b), 9(b)), представленных в форме с плавающей запятой, где р(а) = А/М и

9(Ь) = В/И вЂ” мантиссы, а 4(а) и

4(Ь) — порядки операндов 4 и Ь соответственно, а также операции масшта" бирования и определения знака числа Х, А, В, X E D; M = mM <, (а), 4(Ь) Е (-q,q g 1/2 (/(с(а)/;

I ц(Ь)/ (1. По сигналу с входа 3 устройства в блок 10 регистры 50-53 обнуляются, а триггер 67 посредством элемента ИЛИ 61 устанавливается в единичное состояние (фиг.2), тем самым устройство приводится в исходное рабочее состояние. Код операции, подлежащий выполнению (см. таблицу), с входа 2 кода операции устройства подается на входы дешифратора 48 и информационный вход триггера 54 блока 10. При этом, в случае Г 0 или в младший разряд сдвигового регистра 50 посредством элемента ИЛИ 49, 20

1432517

19 а в случае Г = 2, 3, 4 — в младшие разряды соответственно регистров 5153 непосредственно записываются единицы, по сигналу Г, = 1, подаваемому с входа 1 устройства на управляющий вход регистра 15, первый управляющий вход регистра 14 через второй вход узла 13 на второй вход группы элементов 87 запрета и на первый вход элемента ИЛИ 66 блока 10 и нулевые входы триггеров 54 и 67, триггеры 54 и

67 обнуляются, на первом выходе блока 10 вырабатывается сигнал Г = 1, подаваемый на второй управляющий вход 15 регистра 14, в регистр 14 с входов 6 и 7 устройства принимаются модулярный код (p„, ..., P ) числителя. В мантиссы р (Ъ) и двоичный код порядка. (Ь) второго операнда, а в регистр 20

15. с входов 8 и 9 устройства принимаются модулярный код (в(„..., с ) числителя А мантиссы (а) и двоичный код порядка (а) первого операнда, и после этого начинается первый 25 такт операции. При выполнении операций масштабирования и определения знака числа регистр 14 не использу-: ется.

I. Рассмотрим процесс выполнения операций сложения (или вычитания) в режиме с плавающей запятой. Для определенности предположим, что (а)

Ъ4(Ь) .

На первом такте работы устройства модулярный код (5,, ..., p ) числа В

35 с первого выхода регистра 14 через четвертый вход узла 13 поступает на вход формирователя 83 дополнительного кОДа (фиг ° 4) который пОлучает мОду 40 лярный код {-/Д/,„, ..., -/ /,„): числа -В, подаваемый через групйу элементов 87 запрета с первого выхода узла 13 на второй информационный вход регистра 14. Запись числа -В в ре- 45 гистр 14 произойдет лишь тогда, когда выполняемой операцией является вычитание, так как в этом случае на первом выходе блока 10 вырабатывается сигнал Г1 = 1, подаваемый на второй управляющий вход регистра 14. Одно- . временно с этим порядки (а) первого и (Ь) второго операндов с вторых выходов регистров 15 и 14 соответственно через первый и второй входы узла 12 подаются на первый и второй входы вычитателя 74, на первом и втором выходах которого формируются со- ответственно абсолютное значение и знак величины 1 = Ч (а) — (Ь), при этом знак sign(1) записывается в триггер 75, а величина /1/ через группу мультиплексоров 79, на управляющий вход которой подается сигнал — 1, с второго выхода узла f2 (фиг ° 3) поступает на третий вход узла 27, где записывается в элемент задержки.

Для l(a) 7 (Ь) имеем sign(1) =* О, поэтому на втором такте величина А поступает с первого выхода регистра

15 на третий вход узла 13 (фиг.4) и через группу мультиплексоров 82 записывается в элемент 86 задержки, а величина (а), поступающая с второго выхода регистра 15 на второй вход узла 12 (фиг.3) через группы мультиплексоров 73 и 77 (Г„ = О), записы-. вается в элемент 78 задержки. Одновременно с этим величина В {символ означает + или -), поступающая с певрого выхода регистра 14 на второй информационный вход узла 13 (фиг.4) через группы мультиплексоров 81 и 85 (Гц = 1), с второго выхода узла 13 через группу мультиплексора 17 (Г = О), поступает в блок

16, где в течение очередных Т тактов, считая текущий, в соответствии с формулой (1) вычисляется машинный интерл вальный индекс I(» В) числа, а также подается на первый адресный вход блока 19 хранения констант, на второй адресный вход которого с второго выхода узла 27 подается номер 1 масштаба, а на управляющий вход с тринадцатого выхода блока f0 подается сигнал Г = 1 в результате на j-м выхо14 де блока 19 формируется набор вычеTOB

„,И ; (+В,1) = < К; («В„ 1 ), ..., определяемых по формулам (4) и (5), +В = /В/ . Наборы вычетов W (В,1), (Л

W „,(-, В,1) через блок 20 групп (2) элементов ИЛИ, а набор вычетов

И < (В,1) непосредственно поступают (11 в соответствующие блоки 21 суммирования вычетов группы. На (Т+2)-м такте величина 1(л В), сформированная блоком 16, подается на четвертый вход узла 27, а на (T+3)-м такте на первый и второй входы узла 27 с выходов группы блоков 21 подаются соответственно наборы величин К„(В,1), R„(В,1), где R .(кВ,1) — сумма по модулю m набора констант И («В,1) и

22

21

1432517 число 8 (!г-В, 1) переполнений, произошедших в блоке суммирования вычетов по модулю ги = m- Выполняя необходи"i мые действия над указанными входными величинами,, узел 27 по истечении (Т+4)-го так а формирует модулярный код оценки г В дроби+В/2, который с

E первого выхода узла 27 на (Т+5)-м такте пересылается в элемент 33 за.держки.

На (Т+6)-м такте работы устройства величина А с третьего выхода узла 13 через группу мультиплексоров 31 (Г, 1) и величина +В с первого выхода 15 элемента 33 задержки через группу

:мультиплексоров 32 (Г, = 1) подается ! соответственно на первйй и второй входы группы модульных сумматоров 129 через второй и третий входы узла 29 .(ôHã.10) . Сумматоры 129 на первом, своем выходе формируют модулярный код (у„, ..., у ) числа С = A + +15 кото.рый передается в элемент 133 задерж ки, а на втором вьгходе набор призна- 25 кон переполнений И,!, °, 4 !! !, прои

:изошедших при сложении чисел А и г-В соответственно по модулям m

m, которой пересылается в регистр

130. Одновременно с этим модулярный

: код (Ы„, ..., a ) числа А с третьего . выхода узла f3 через группу мульти:плексоров 24 (Cq = 1) поступает в блок 30, где в течение очередных Т тактов, считая текущий, в соответст-. вии с формулой (1) вычисляет машинный

-35

: интервальный индекс I (A) числа.

На (Т+7}-м такте формирователь 131 числа переполнений, используя в качестве входных переменных значения признаков И,, ..., И <,, хранящихся в регистре 130, находит величину Х =

tc-c — Ы., передаваемую в элемент 135

1= задержки. Параллельно с этим модуляр-45 л ный код числа + В с второго выхода элемента 33 задержки через группу мультиплексоров 24 (Г = 2) поступает в блок 30 для вычислейия машинного интервального индекса Т(х4) числа. 5ц

На (Т+8)-м такте модулярный код (, ..., у„) числа С с выхода элеФ @ ° мента 133 задержки (фиг.10) передает ся через первый вход узла 28 в элемент 117 задержки (фиг.9), а также через группу мультиплексоров 22 (Гю =

= О) поступает на первый вход формирователя 23. Кроме того, модулярный код числа С поступает на вход схемы

137 сравнения с константой, на выходе которой формируется величина Е, которая передается в элемент 134 задержки.

На (2Т+6) -м такте работы устройства величина Я, появляющаяся на выходе элемента 135 задержки, через группу мультиплексоров 140 (, = О) поступает на второй вход сумматора

132, на первый вход которого через четвертый вход узла 29 с выхода блока 30 поступает величина r(A)., сумматор 132 определяет пару величин

/I /пг„ и /J / (см. формулу 14), которые запоминаются в регистре 136 (фиг. 10), На (2Т+7)-м такте работы величина

I = /Х / m,+ 2 /J /4 с выхода ре-! 0 гистра 136 через группу мультиплексоров 140 (Г! = 1) поступает на второй вход сумматора 132, на первый вход которого с выхода блока 30 посл и тупает вычет I(+H), сумматор 132 получает пару величин /I(C)/гп„ и

И(С) / 4 (см. формулу 14), которые записываются в регистр 136.. Одновременно с этим модулярный код числа С с первого выхода элемента 117 задержки узла 28 поступает на вход формирователя 121 четности, на выходе которого формируется набор двухзначных величин !г (см. формулу 12), где

r = )(К-1)/2 Р, которые записываются в регистр 125.

На (2Т+8).-м такте величина /I(C)/ 0 с третьего выхода узла 29 поступает на второй вход формирователя 23, где через группу мультиплексоров 93 (Г, = 1) передается на второй вход узла 91, а величина /J(C)/4 из регистра 136 пересылается в регистр

139. Одновременно с этим младшие раз-! ряды e q и а соответственно величин

/I(C)/ », и /3(С)/q с третьего выхода узла 29 через второй вход узла 28 подаются на второй вход сумматора

118, на первый вход которого с выхода

1 регистра 125 поступают ц!„, ..., гг!,,, сумматор 118 формирует четность чйсла

C < (C) - /7 4! + Ы + l,/2, кото1С рая поступает в элемент 122 задержки.

На (2Т+9)-м такте поправка Амербаева 8(С) = 8 числа С в системе модулей m„..., m !... сформированная узлом 91, с второго выхода формирова24

23

1432517 теля 23 через первый вход узла 29 поступает на первый вход мультиплексора 138, на второй и управляющий входы которого подаются соответствен5 но величина Е с выхода элемента задержки и двоичный код (, о(„) величины /J(C)/Ф с выхода регистра 139.

На выходе мультиплексора 138 формируется признак аддитивного переполнения мантиссы (С) Я „= Е« с1„ д х (x dpdgЧd, d,V8 d d,, котоРый с второго выхода узла 29 передается через четвертый вход узла 28 в элемент 120 за-! держки. f5

На (2Т+10)-м такте узел 91 на втором выходе формирует знак числа С, который может быть считан посредством выхода 43 устройства, а на третьем выходе формирует коэффициенты сим- 20 метрического полиадического кода числа С., при этом цифры X и Х < поступают на первый и второй входы элемента ИЛИ 90,1, а цифры симметрического полиадического кода числа С посту-25 пают на вход элемента ИЛИ 90.j-1 (j = 3, 4. .. °, К). На прямом и инверсном выходах i-го элемента ИЛИ

90.i (i = 1, 2, ..., К-i) формируются соответственно величины Т и Т ., à 30 .У на выходе t-ro элемента И.92.i (t

1 2, ..., К-2) появляется двухзначная величина q (см. Формулу 6), которая подается на управляющий вход вьдачи кода t-ro узла 94. t, а величина и к,, формируемая на прямом выходе элемента ИЛИ 90.К-I подается . на управляющий вход вьдачи кода узла

94.К-1, на первый и второй входы узла 94.i (i = 1, 2, ..., К-1) подают- 40 ся соответственно цифры симметрического полиадического кода числа Сх и Х,„> . Так как среди булевых величин,, ..., (и (/„, единичное значение может принимать лишь одна 45 из них (обозначим ее номер через

e f 1, 2, ..., К-1)) то ненулевая информация (номер 1 нормирующего множителя (см. формулы 7 и 8) появляется лишь на выходе узла 94. С, при

I этом величина 1 записывается в регистр 95 . На заключительном (2T+11) ì такте операции модулярный код (y,,..., у ) числа С с второго выхода элемента 117 задержки (фиг.9) поступает на первые входы преобразователя 119 и делителя 126, на второй вход преобразователя 119 с третьего выхода формиI рователя 23 поступает величина 1,, а на второй вход делителя 126 с выхода эл еме нта 122 з адержки подается величина М(С) . На выходе преобразователя

119 формируется,модулярный код величины С (= С 2 Р> а на выходе делителя 126 модулярный код величины

С = CC/2, которые поступают соот(г/ ветственно на первый и второй информационные входы группы мультиплексоров l23, на управляющий вход которой с выхода элемента 120 задержки подается двухзначная величина Я „. Одновременно с этим величина ъ (а) с первого выхода узла 12 через пятый вход узла 28 поступает на первый вход формирователя 124 порядка суммы, на второй и третий входы которого подаются

I соответственно величины 1 г и 57

ce

В зависимости от значения величины

Я ц в регистрах 127 и 128 формируются соответствующие значения числителя нормализованной мантиссы результата, а также порядка результата и признака переполнения. В случае, если на выходе 34 мантиссы суммы и выходе

35 порядка суммы устройства получают (1 соответственно величины С и Ч(С)

/(а) + 1, а в случае g g= 0 соответственно величины С и 4(С)

М(а) - 1

Значение признака переполнения П может быть считано посредством выхода

36 аддитивного переполнения устройства, а на выходе 39 устройства появляется сигнал окончания операции сложения (вычитания) чисел с плавающей запятой.

II, Рассмотрим как в арифметическом устройстве"выполняется операция умножения с плавающей запятой.

На первом такте данной операции модулярный код (а,, ..., с ») числа А с первого выхода регистра 5 поступает на первый вход блока 11, на второй вход которого с первого выхода регистра l4 подается модулярный код (P, ..., Piq) числа В, в выходном регистре блока 11 формируется модулярный код (1, ..., ) „) произведения

С = А В, модулярный код числа В также поступает на второй информационный вход узла 13, где через группу мультиплексоров 80 (Г„= О) подается на вход элемента 84 задержки, порядки (а) первого и (Ь) второго операндов с вторых входов регистров 15 и 14 соответственно через первый и второй входы узла 12 поступают на первый и

26

1432517 второй входы сумматора 72 (<>>иг.3), который получает величину»(С)

>(a) + /(Ь), передающуюся в регистр

76. Параллельно с этим модулярный код числа А, поступающий на первый

5 информационньп1 вход узла 13 (фиг.4), через группу мультиплексоров 85 (r >, =

О) проходит на второй ныход узла

13„откуда через группу мультиплексо-10 рон 17. (Г = О) поступает н блок 16, где н течение очередных тактов, счи>тая текущий, в соответствии с форму лой (1) вычисляется машинный интер,вальньп| индекс I/À) числа А. Кроме

„"-того, модулярный код числа Л подает> ся па первый адресный вход блока 18 :;1>аления констант, на первый и вто 1>ой управляющие входы которого с шестого и седьмого выходов блока 10 доступа>от соответственно сигналы à — О и Г = 1, в результате па первом (j+1)-м выходах блока 18 формируют< я соответственно няборь> пьг ->етон

> о (A) >> (> 9 ", >> (к, и>

>компоненты которых определя.отся по

:фор>,улам (2) и (3) при Х = i1; и Y;

Z; = О. При этом няборь> вычетов ,"l„(. . >.) „1 > „(А), ..., W,, (А) через, >-руппы элементов ИЛИ блока 20 переда к>тся соответственно в блоки 21 сумми рования вычетов по модулям m и> к, группы, и по истечении (Т+1)-го

0 такта на первом их выходе формируется набор величин 8. (А), --, Н у,->(А), где R .(Л) — сумма по модулю и набора 3 7 (1> . >

>констант И (Л) (j =- О, 1 „° ° °, K-1) -, >

На втором такте модулярный код (с!,, ..., ñ(.„) числа Л с первого выхода регистра 15 поступает па первый информационный вход узла 13, где чеspy>>rry мультиплексоров 80 (Г,„= 1), 5 подается на вход элемента 84 задержки. Величина 4 (С) с выхода регистра

76 через группу мультиплексоров 77 (Г„, = 1) передается в элемент 78 задержки, модулярный код числа С с выхода блока 11 через второй вход уз50 ла 26 поступает на входы формирователей 107, на выходе которых формируется набор признаков переполнения »>,, ..., W (см. формулу 9), которые записываются в регистр 111. Параллельно с этим модулярный код числа В с первого выхода регистра 14 через группу мультиплексоров 17 (Г

1) поступает на вход блока 16 который вычисляет машинный интервальный индекс >.(В) числа В, и на первый адресный вход блока 18 при этом аналогично действиям, описанным на первом такте операции, по истечении (Т+2)-ro такта блоки 2 1 суммирования вычетов группы получают набор величин

R (В), ..., R <,(В), определяемый так же, как и для числа А.

На третьем такте работы устройства формирователь 106 числа переполнений (фиг.8), используя в качестве входных переменных значения признаков

W„, ..., W „„ хранящихся в .регистре ! k-1

111„ находит величину Г =, . 1»,, 1=> передаваемую в элемент 105 задержки, Одновременно с этим модулярный код (у, „ . ., .> „) числа С с выхода блока 11 через группу мультиплексоров 17 (Г = 2) поступает в блок 16 для вычисления машинного интервального индекса Т(С} и на первый адресный вход блока 18 хранения констант, на второй и третий адресные входы которого подаются соответственно коды чисел А и В, а на первый и второй управляющие входы сигналы Г, = 1 и Г = 1. В результате на первом и (+1)-м выходах блока 18 формируются соответственно наборы констант и компоненты которых определяются по формулам (2) и (3) при Х; = т,, Y; =

= о(, Е =, . Суммируя наборы указанных вычетов по соответствующим модулям, блоки 21 суммирования вычетов группы по истечении (Т+3)-го такта получают набор величин Но(С), R „,(C).

На (T+i) ì такте машинный интервапьньп индекс I(A) числа А с выхода блока 16 через третий вход блока 25 (фиг.7) поступает в элемент 104 задержки.

На (Т+2)-м такте вычет I(A) с первого выхода элемента 104 задержки поступает на первый вход модульного сумматора 97.i на второй вход которого с выхода группы блоков 21 суммирования вь|четов через второй вход блока 25 подается величина R;(A), сумматор 97.i находит вычет /R,.(A) +

27

28

1432517

+ I(A) /,, который записывается во

i вспомогательный регистр 96.i. Кроме этого, на данном такте машинный интервальный индекс f(B) с выхода бло5 ка 16 через третий вход блока 25 поступает в элемент 104 задержки.

На (Т+3)-м такте содержимое регистра 96.0 пересылается в регистр

98.0, содержимое регистра 96.i (i

1, 2, ..., К-1) подается на первый вход модульного умножителя 99.i, на первый вход которого с первого выхода узла 13 через первый вход блока 2) подается вычет pi. Величина / р;/К,(А) 15

+ ?(А) /ш,, полученная умножителем

99.i, передается в регистр 98.i Одновременно с этим в регистре 96.j формируется вычет /К (В) + I(B) /

i для всех 1 = О, 1, ..., К-l, а машин-20 ный интервальный индекс I(C) числа С

О поступает в элемент t04 задержки.

На (Т+4)-м такте содержимые регистров 98.0 и 96.0 подаются соответственно на первый и второй входы 25 умножителя 99.0, который определяет величину

hp = /M к.t Ro(A) + I(A) (Rp(B) +

+ I(B)3/ передаваемую в регистр 101.0. Так как 30 в текущем такте с второго выхода блока 10 через управляющий вход блока 25 на управляющие входы групп узлов мультиплексоров 100.0-100.К-1 подается сигнал Г = О, то параллельно с 35 изложенным величина R,(C) с второго входа блока 25 поступает в регистр

102.0, а величина R;(C) (i = 1, 2, ..., К-1) поступает на первый вход модульного вычитателя 103.i, на второй вход 40 которого поступает содержимое регистра 98.i в результате на выходе вычитателя 103.i, а следовательно, и в регистре t02 ° i формируется величина

h > = R i(C) — ti(R i(A) + I(A)/ „ 45 одновременно с этим умножитель 99.1 получает величину

/d (R;(B) + Т{В))/ запоминаемую в регистре 98.i, В ходе (Т+5)-ro такта на управля50 ющие входы группы и узлов мультиплексоров 100.0-100.К-1 подается сигнал

Г = 1, в результате на их выходы проходят коды, поданные на вторые информационные входы, и модульный вы55 читатель 103.i получает величину

g, = /h i — Ы, C R;(B) + I(B)3/;, запоминаемую в регистре 102 ° i. Moдульныи вычитатель 103.0 определяет вычет

q, = /Ьо — Rî,(C)/„у который через группу узлов мультиплексоров 100.0 ("3 = 1) передается в регистр 102.0, в это же время на втором выходе элемента 104 задержки появляется величина „ = r/C/, которая вместе с величинами ч

0 поступает на выход блока 25.

На (Т+6)-м такте код (q, ..., „) интервального индекса Т(С) числа С с выхода блока 25 через первый вход узла 26 (фиг.8) поступает на первый вход функционального преобразователя

109 интервального индекса, на второй вход которого с выхода элемента 105 задержки подается величина Я, на выходе функционального преобразователя

109 формируется код ((,,, ..., ) интервального индекса I(C ) числа С

2С, который передается в регистр

113, параллельно с этим код интервального индекса I(C) через группу мультиплексоров !10 (Г = 1) поступает на вход делителя 114 на вспомогательный модуль, который находит модуи 1 лярный код (g,, ..., 1 „) величины

J(C) =(Х(С) /„), являющейся старшей

I частью произведения С, модулярный код величины J(C) с выхода его передается в элемент 1t5 задержки.

На (Т+7)-м такте операции код ((, ..., „ ) интервального индекса

I(C ) с выхода регистра 113 через группу мультиплексоров 110 (Г = О) поступает на вход делителя 114, на выходе которого формируется модуляри ный код. („..., у„) величины J(C ) = (? (С ) / ), являющейся старшей часf тью произведения С . Иодулярныи код

1 величины J(C ) с выхода передается в элемент 115 задержки, одновременно с этим величина J(C) с первого выхода элемента 115 задержки через группу мультиплексоров 24 (= О) поступает в блок 30 для вычисленная машинного ,( интервального индекса i(J(C) ) числа .1(С), а также через группы мультиплексоров 31 и 32 (Г, = О) подается соответственно на первый и второй входы группы модульных сумматоров 129 через второй и третий входы узла 29 (фиг.10), на первом выходе которых формируется модулярныи код (,, f ) числа Е = 2 J(C), который пере- дается в элемент 133 задержки, а на втором выходе — набор признаков пере29

1432517 полнений W ..., W q (произошедших при сложении числа J(C) с самим собой

Соответственно по модулям m q, ° - *, ш t,„), который пересылается в ре . истр 130.

На (Т+8)"м такте формирователь 131 числа переполнений (фиг.10), используя в качестве входных переменных значения признаков, W, хранящихся

1 в регистре 130, находит величинуЯ, передаваемую в элемент 135 задержки.

На (Т+9)-м такте модулярный код (Г,, ..., Е„) числа F с выхода эле-! мента 133 задержки передается через первый вход узла 28 в элемент 1i7 задержки (фиг.9), а также через группу мультиплексоров 22 (Г = О) посту о пает на первый вход 23 формирователя.

Кроме этого, модулярный кад числа Р . поступает на вход схемы 137 сравне.ния с константой (фиг. 10), на выходе

Которой формируется значение (, которое передается в элемент 134 заДержки. 25

На (2Т+7)-м такте рабаты устройг,"òâà величина Я, появляющаяся в эта бремя на выходе элемента 135 задержки, через группу мультиплексоров 140 (Г„= О) поступает на второй вход сумматора 132, на первый вход которого через четвертый вход узла 29 с рхоца блока 30 поступает величина t.(J(C)), сумматор 132 определяет па)эу величин /I /,„и /J /g (см. формулу 14), которые запоминаются в регистре 136.

На (2Т+8)-м такте на управляющий вход блока 30 с двенадцатого выхода блока 10 подается сигнал Г> = 1, по" этому величина I(J(C)) поступает на первый вход сумматора 132, на второй вход которого через группу мультиплексоров 140 (Г, =- 1) с выхода регистра 136 поступает. величина I

/Х / <,, + 2 /J /q, сумматор 132 получает пару величин

/I(F)/ . и И(Г)/, которые записываются в регистр 136.

На (2Т+9)-м такте операции величина /I(F) /,„c третьего выхода узла

50 поступает на второй вход формирователя 23„где через группу мультиплексоров 93 (Г, = 1) передается на второй вход узла 91 (фиг.б), а величина

/Л(Г)/ из регистра 136 переписывается в регистр 139 (фиг.10).

На (2Т+10)-м такте поправка Амербаева 6 (F) числа F в системе модулей

m ..., ш,, сформированная узлом

91, с второго выхода формирователя 23 через первый вход узла 29 поступает на первый вход мультиплексора 138 (фиг.10), на второй и управляющий входы которого подаются соответственно величина с выхода элемента 134 задержки и двоичный код (d,É,) величины /J(F) / с выхода регистра 139.

На выходе формируется признак сд = С1 о 1 1 1 о С1 1 О с 1 «1 о<, который с второго выхода узла 29 передается через третий вход узла 26 в регистр 108.

На заключительном (2Т+11) -м такте операции величина 9. с выхода регисп стра 108 подается на управляющий вход элемента 115 задержки и на второй вход формирователя 112, на первый вход которого через четвертый вход узла 26 с первого выхода узла 12 поступает величина 4(C). В зависимости ат значения величина Я в последнем регистре элемента 115 задержки и регистре 116 формируются соответствующие значения числителя нормализованной мантиссы и порядка произведения.

В случае, если Я „ = 1, на выходах

44 и 45 мантиссы произведения и порядка произведения устройства получают соответственно величины J(C) и

1{С), а в случае, если Я,= О, величины J(C ) и (С) — 1. Значение признака переполнения П„, считывается с выхода 46 мультипликативного переполнения устройства, а на выходе 40 устройства появляется сигнал окончания операции умножения чисел с плавающей запятой. л

III. Операция масштабирования числа в устройстве занимает {Т+3) так-. тов. Процесс ее выполнения подробно описан в пункте I для числа А. В отличие от рассмотренного в пункте Х случая мадулярный код числа, подлежащего масштабированко, вводится в регистр 15, а номер 1 масштаба Sg входа 5 устройства через группу мультиплексоров 79 (Г = О) узла подается

Л на третий вход узла 27 формирования результатов масштабирования. На первом же такте операции модулярный код (u(,, ..., ) числа через группу мультиплексоров 85 { Г = О) узла t3 по"

Ц дается на первый адресный вход блока 19 и через группу мультиплексоров

17 (Г = О) поступает в блок 16 вычисления интервального индекса числа.

1432517

Далее для числа А выполняются действия, аналогичные описанным в пункте I для числа +В. По окончании операции промасштабированное значение числа А снимается с выхода 47, а на выходе 41 арифметического устройства вырабатывается единичный сигнал.

IV, Рассмотрим выполнение операций определения знака числа. 10

Модулярный код (о(,, ..., о(„ ) числа А, знак которого нужно определить, вводится в регистр 15. На первом такте модулярный код числа А с первого выхода регистра 15 через группу мультиплексоров 22 (Г, = 1) поступает на первый вход формирователя 23 интервальных характеристик модулярного кода (фиг.б), где передается на первый вход узла 91. На 21) (Т+1)-м такте работы машинный интервальный индекс 1 „(А) числа А с третьего выхода узла 91 через группу мультиплексоров 93 (Г = О) подается на второй вход узла 91, на вто- 25 ром выходе которого по истечении (Т+2)-ro такта формируется знак S(A), числа А, передающийся на знаковый выход 43, а на выходе 42 устройства вырабатывается единичный сигнал. One-3п рация определения знака в предлагаемом устройстве может быть начата, если на выходе 38 устройства вырабатывается сигнал Г1 = О.

При реализации в предлагаемом арифметическом устройстве операции сложения (вычитания) с плавающей запятой на выходе 37 появляется единица уже на втором такте, в случае операции умножения с плавающей запятой - 4О на третьем и на первом такте (для операций масштабирования и определения знака числа). Это означает, что, начиная с указанных моментов времени, в устройстве может быть инициирована 45 любая новая операция.

Формула из обретения

Арифметическое устройство в модуI лярной системе счисления, содержащее блок синхронизации, блок модульного умножения, узел предварительной обработки мантисс, регистры первого и второго операндов, первый блок вы55 числения интервального индекса, три группы мультиплексоров, два блока хранения констант, блок групп элементов ИЛИ, группу блоков суммирования вычетов, формирователь интегральных характеристик модулярного кода, блок вычисления интервального индекса произведения, узел формирования результатов операции умножения, узел формирования результатов масштабирования, узел формирования результатов операции сложения и элемент задержки, причем установочный вход устройства, вход кода операции устройства, вход сброса устройства и тактовый вход устройства соединены соответственно с установочным входом, входом задания режима, входом обнуления и тактовым входом блока синхронизации, установочный вход устройства соединен с входом разрешения приема регистра первого операнда и с первым входом. разрешения приема регистра второго операнда, второй вход разрешения приема которого соединен с первым выходом блока синхронизации, входы мантиссы первого и второго операндов устройства соединены соответственно с первыми информационными входами регистров первого и второго операндов, первые выходы которых соединены соответственно с первым и вторым информационными входами узла предварительной обработки мантисс, первый выход регистра первого операнда соединен с входом первого сомножителя блока модульного умножения, вход второго сомножителя которого соединен с первым выходом регистра второго операнда, второй информационный вход которого соединен с первым выходом узла пред« варительной обработки мантисс, второй выход которого соединен с первым информационным входом мультиплексоров первой группы, выходы которых соединены с входом первого блока вычисления интервального индекса и с первым адресным входом первого блока хранения констант, второй адресный вход которых соединен с первым адресным входом блока хранения констант и с вторым выходом узла предварительной обработки мантисс, первый выход регистра второго операнда соединен с вторыми информационными входами мультиплексоров первый группы и с третьим адресным входом первого блока хранения констант, выходы которого соедиHeHû соответственно с входами первой группы блока групп элементов ИЛИ, входы второй группы которого соединены соответственно с выходами, кроме

34

33

1432517 старшего, второго блока хранения констант, выходы блока групп элементов

ИЛИ и старший выход второго блока хранения констант соединены соответственно с входами блоков суммирова5 ния вычетов группы, выходы суммы и числа переполнений которых соединены соответственно с первым и вторым вхоДами узла формирования результатов 1асштабирования, первый выход которо Го является выходом результата масштабирования устройства, второй выод узла формирования результатов асштабирования соединен с вторым ад-15 есным входом второго блока хранения онстант, выход блока модульного уможения соединен с третьим информацинным входом мультиплексоров первой "руппы, выход блока вычисления интер-20 вального индекса. произведения и выход лока модульного умножения соединены

Оответственно с первым и вторым ин>Ормационными входами узл".. формировапея результатов операции умножения, ервый и второй ВыхОды которОГО яВля

toòñÿ соответственно выходом мантиссы

Произведения устройства и выходом ультикативного переполнения устрой1

Ства, выход мантиссы суммы которого

Соединен с первым выходом узла формирования результатов операции сложения, Первый выход формирователя интеграль еьех характеристик модулярного кода .является знаковым выходом устройства

>

ыходы блока синхронизации с второго

По девятый соединены соответственно с управляющим входом блока вычисления интервального индекса произведения, с управляющим входом узла формирова40

Ния результатов умножения, с выходом сигнала готовности устройства, с управляющими входами мультиплексоров первой группы, с первым и вторым вхоцами разрешения выдачи первого блока хранения констант, с управляющими входами мультиплексоров третьей группы, с управляющими входами мультиплексоров второй группы, о т л и ч аю щ е е с я тем, что, с целью расширения области применения,за счет об50 работки операндов, представленных в форме с плавающей запятой, оно содержит узел обработки операндов, узел контроля аддитивного переполнения, Второй блок вычисления интервального индекса, четвертую и пятую группы мультиплексоров, причем входы порядков первого и второго операндов соединены соответственно с вторым информационным входом регистра первого операнда и третьим информационным входом регистра второго операнда, вторые выходы регистров первого и второго операндов соединены соответственно с первым и вторым информационными входами узла обработки порядков, третий информационный вход которого является входом номера масштаба устройства, первый выход узла контроля аддитивного переполнения соединен с первым входом узла формирования результатов операции сложения и с первыми информационньееи входами мультиплексоров второй группы, вторые информационные входы которых соединены с первым выходом регистра первого

Операнда, выходы мультиплексоров второй группы соединены с первым информационным входом формирователя интегральных характеристик модулярного кода, второй выход которого соединен с первым информационным входом узла контроля аддитивного переполнения, второй, третий и четвертый информационные входы которого соединены соответственно с выходами мультиплексоров четвертой и пятой групп, с выходом второго блока вычисления интервального индекса, информационный вход которого соединен с выходами мультиплексоров третьей .группы, третий и четвертый выходы узла формирования результатов операции умножения соединены соответственно с выходом порядка произведения устройства и с первыми информационными входами мультиплексоров третьей группы, вторые информационные входы которых соединены с третьим выходом узла предварительной обработки мантисс, четвертый выход которого соединен с первым информационным входом блока вычисления интервального индекса произведения, второй, третий информационные входы которого соединены соответственно с выходами суммы блоков суммирования вычетов группы и с выходом первого блока вычисления интервального индекса, первый выход узла формирования результатов масштабирования соединен с входом элемента задержки, четвертый выход узла формирования результатов операции умножения соединен с первыми информационными входами мультиплексоров четвертой и пятой групп, первый и второй выходы элемен35

36

1432517 та задержки соединены соответственно с вторыми информационными-входами мультиплексоров пятой группы и с третьими информационными входами мультиплексоров третьей группы, вторые информационные входы которых соединены соответственно с вторыми информационными входами мультиплексоров четвертой группы, второй выход угла кон- троля аддитивного переполнения и -. первый выход узла обработки порядков соединены соответственно с третьим и четвертым информационными входами узла формирования результатов операции умножения, второй и третий выходы узла обработки порядков соединены соответственно с третьим входом узла формирования результатов масштабирования и с первым управляющим входом узла предварительной обработки мантисс, входы с второго по пятый узла формирования соединены соответственно с третьим выходом узла контроля аддитивного переполнения, с третьим выходом формирователя интегральных характеристик модулярного кода, с вторым выходом узла контроля аддитив( ного переполнения и с первым выходом узла обработки порядков, третий выход30 узла контроля аддитивного переполнения соединен с вторым информационным входом формирователя интегральных характеристик модулярного кода, выход первого блока вычисления интервальноro индекса соединен с четвертым входом узла формирования результатов масштабирования, второй и третий выходы узла формирования результатов операции сложения являются выходом порядка суммы устройства и выходом адцитивного переполнения устройства, выходы с десятого по двадцать первый блока синхронизации соединены соответственно с вторым управляющим входом узла предварительной обработки мантисс, с управляющим входом узла контроля аддитивного переполнения, с управляющим входом второго блока вычисления интервального индекса, с входом разрешения выдачи второго блока хранения констант, с управляющим входом формирователя интегральных характеристик модулярного кода, с объединенными управляющими входами мультиплексоров четвертой и пятой групп, с управляющим входом узла обработки порядков, с выходами сигнала запрета, сигнала окончания операции типа сложения, сигнала окончания операции типа сложения, сигнала окончания операции умножения, сигнала окончания операции масштабирования, сигнала окончания операции определения знака устройства, установочный вход которого соединен с третьим управляющнм входом узла предварительной обработки мантисс.

1432537

1432517

1432517

1432517

1432511

1432517

Составитель А.Клюев

Техред M.Ìîðãåíòàë Корректор И.Муска

Редактор А,Шишкина

Тираж 704 Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий!

13035, Москва, Ж-35, Раушская наб., д. 4/5

Закаэ 5849

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4