Устройство для контроля дуплексно вычислительной системы

 

Изобретение относится к микропроцессорным вычислительным средствам и может быть использовано в системах , к работе которых предъявляются требования повьппенной достоверности . Цель изобретения - уменьшение аппаратурной избыточности и облегчение расширения гтамяти микроЭВМ за счет обеспечения использования основного объема памяти в недублированном реж1-гме без существенного снижения достоверности и оперативности контроля микроэвм. Устройство дпя контро

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

598 А1 (19) (11) С 06 Г 11/16 списочник и. оь ктьния

И ABTOPCHGMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21} 4091090/24-24 (22) 14.07.86 (46} 23.11.88. Бюл. Ф 43 (71) Московский инженерно-физический институт (72) А.Н.Косилов и К.Ф.Поденков (53) 681.3(088.8) (56) Авторское свидетельство СССР

В 1019451, кл. G 06 F 11/00, 1983, Embolden J.R. Common control design

using matched microprocessors for

failure detection - Inst. Annu.

Phoenix Conf. Comput апй Commun., Иау 9-12, 1982, Silver Spring, р. 323-326. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДУПЛЕКСНОЙ ВЪ|ЧИСЛИТЕЛЬНОЙ СИСТЕМЫ (57} Изобретение относится к микропроцессорным вычислительным средствам и может быть использовано s системах, к работе которых предъявляются требования повышенной достовер" ности. Цель изобретения — уменьшение аппаратурной избыточности и облегчение расширения памяти микроЭВИ за счет обеспечения использования основного объема памяти в недублированном режиме без существенного снижения достоверности и оперативности контроля мпкроЭВИ. Устройство для контро"

143 ля дуплексной вычислительной cíñòeìü совместно с контролируемой системой содержит два микропроцессора 1 и 4, Маждый из которых имеет магистраль обмена данными и блок памяти соответственно 2,3 для микропроцессора 1 и ,б для микропроцессора 4. Результаы работы микропроцессоров„ которые аботают синхронно, тактируемые одим и тем же генератором 7, и по оди-:

1 йаковым программам, сравниваются с

Помощью блока 9 синхронизации на схеме 8 сравнения. С помощью магистральЙых приемопередатчиков 12 и 13 две магистрали 2 и 5 сводятся ь одну системную магистраль 14 обмена данными„ правильность пересылок данных по которои контролируется с помощью схем

11, 15 сравнения и блока 17 деления на полином. К магистрали 14 подключен также блок 18 основной памяти, правильность работы которого контролируется с помощью блока 17 деления на полипом, блока 16 синхронизации и схемы 15 сравнения путем деления на полином последовательности пересылаемых по магистрали 14 слов и сравнения на схеме сравнения 15 полученного остатка с заранее посчитанным эталонным значением. 3 ил.

Изобретение относится к области ,микропроцессорных вычислительных средств и может быть использовано в системах, к работе которых предьявляются требования повышенной досто- 5 верности.

Целью изобретения является сокращение аппаратурной избыточности.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 и 3 — cxe- 10 мы вариантов реализации первого и ,второго блоков синхронизации соот ветственно.

Устройство (фиг, 1) включает пер". вый микропроцессор 1 (МП1), первую магистраль 2 обмена данными, первый блок 3 памяти, второй микропроцессор (МП4) 4, вторую магистраль 5 обмена данными, второй блок б памяти, генератор 7, первую схему 8 сравнения, первый блок 9 синхронизации, элемент

ИЛИ 10, вторую схему 11 сравнения, первый магистральный-приемопередатчик 12, второй магистральный приемопередатчик 13, системную магистраль

14 обмена данными, третью схему 15 сравнения, второй блок 16 синхронизации, блок 17 деления на поливом, блок 18 основной памяти„ Первы блок Д синхронизации (фиг.2) содержит элементы И-НЕ 19-21, элемент И 22, элементы ИЛИ 23 и 24. Второй блок синхронизации (фиг. 3) содержит элемен-ты HE 25-38, элементы И 39 и 40.

Устройство работает следующим об- 35 разом.

Оба микропроцессора тактируются от одного генератора 7 и работают синхронно. Микропроцессоры полностью идентичны. Идентичны также первый 3 и второй 6 блоки памяти, первая 2 и вторая 5 магистрали обмена данными, первый 12 и второй 13 приемопередатчики. При правильной работе вычислительной системы значения сигналов на первой и второй магистралях обмена данными в каждом цикле обмена между микропроцессорами и блоками памяти должны быть одинаковыми. Зчо проверяется с помощью первой схем.*>I,8, па входы которой подаются все сигналы магистралей 2 и 5, идентичность которых необходимо контролировать. Первый блок 9 синхронизации вырабатывает сигнал, разрешающий схеме 8 выполнять сравнение и учитывающий возможный временной разброс установления сигналов на магистралях 2 и 5. При несравнении схема 8 формирует выходной сигнал, .поступающий через элемент

ИЛИ 10 на входы прерывания микропроцессоров и оповещающий их о неисправ" ности или сбое в системе, Приемочередатчики 12 и 13 служат для сведсния магистралей 2 и 5 в одну системную магистраль 14. Б зависимости от выполнения цикла записи данных или цикла чтения блок 9 синхронизации вы, рабатывает сигнал, определяющий направление передачи данны.- через при емопередатчики из магистралей 2 и 5 в магистраль 14 нли наоборот. Вторая

3 14395 схема 11 проверяет идентичность cIIrналов на магистралях 2 и 14. Поскольку одновременно схема 8 проверяет идентичность сигналов на магистралях

2 и 5, то проверяется идентичность сигналов на всех трех магистралях обмена данными системы. Сравнение схеме 11 разрешает выходной сигнал блока 9 синхронизации, учитывающий временные задержки сигналов магистралей при трансляции их приемопередатчиками 12 и 13. Выходной сигнал схемы 11 через элемент ИЛИ 10 подается на входы прерывания микропроцессоров.

Сигнал прерывания от схемы 11 формируется аналогично такому же сигналу от схемы 8. Для рассмотрения работы блоков устройства, подключенных к системной магистрали 14, предположим 20 вначале, что блок 18 основной памяти является памятью программ. Одновременно с пересылкой каждого слова, выбранного иэ блока основной памяти по магистрали 14, второй блок 16 синхро- Z5 ниэации формирует сигнал тактирования блока 17 деления на полином. Последний выполняет деление пересылаемого по магистрали 14 слова на опре-. деленный полином с учетом остатка от деления на тот же полином слова, пересылавшегося по магистрали 14 в пре- дыдущем цикле чтения. В определенные места программы вставляются команды выдачи по адресу третьей схемы 15 заранее определенных эталонных зна35 чений остатка, соответствующих правильной последовательности кодов командных слов, прошедших по магистрали 14. На схему 15 также подается те- 40 кущий остаток с блока 17 деления на полином. Блок 16 синхронизации разрешает сравнение схеме 15 на время выдачи по его адресу значения эталонного остатка. Если в последовательности кодов командных слов, прошедших по магистрали 14, были ошибки, схема 15 зафиксирует неравенство эталонного остатка текущему и с выхода схемы 15 через элемент ИЛИ 10 на соответствующие входы микропроцессоров поступит

50 сигнал прерывания. Если блок 18 основной памяти является оперативной памятью данных, то информацию в нее записывают блоками, формируя и запоминая остаток, соответствующий каждому блоку. При чтении блоки считываются в дублированное ОЗУ, являющееся частью блоков 3 и 6 памяти. Во время

g8

4 считывания каждого блока из блок". 18

ocH0BHoA IIBMHTH фоРмиРУетсЯ octBTQK для данного блока, который затем сравнивается с остатком, полученным при ваписи д.п-:ного блока в блок 18 основной памяти. формирование остатков и сравнение вь.полняются аналогично рассмотренному случаю, когда блок 18 является памятью программ.

Блок 9 синхронизации (фиг. 2) представляет собой комбинационную схему, формирующую три выходных сигнала: два сигнала разрешения сравнения схемам 8 и 11, разрешающие этим схемам выполнять сравнение во время циклов обмена данными между микропроцессорами 1 и 4 и другими блоками системы, и сигнал, определяющий направление передачи данных приемопередатчиками 12 и 13 в зависимости от выполнения микропроцессорами 1 и 4 цикла записи данных или цикла .чтения.

В соответствии с выполняемыми функциями приводится следующий пример конкретной реализации блока 9 синхронизации. Введем обозначения: а — сигнал, вырабатываемый ИП1, подтверждающий выполнение ИП1 цикла

"Ввод". Активный уровень — низкий; а — сигнал, аналогичный сигналу а, но вырабатываемый ИП4;

Ь, — сигнал, вырабатываемый MII подтверждающий выполнение ИП1 цикла

"Вывод". Активный уровень низкий;

Ь < — сигнал, аналогичный сигналу

Ь1, но вь1рабатываемьй ИП41 с — сигнал, вырабатываемый внешниии по отношению к ИП устройствами, подтверждающий что информация, затребованная ИП в цикле "Ввод", выставлена на магистрали 2. Активный уровень— низкий; с — сигнал, аналогичный сигналу с 1, подтверждающий, что информация выставлена на магистрали 5;

d — сигнал разрешения сравнения схеме 8. Активный уровень — высокий; е — сигнал разрешения сравнения схеме 11. Активный уровень — высокий;

f — сигнал, определяющий направление передачи данных приемопередатчиками 12 и 13. При f=1 данные передаются из магистрали 14 в магистрали

2,5, а при f=0 — из магистралей 2 и 5

B MB I IICTPQJI5 1 4;

d,е,f — выходные сигналы блока 9 синхронизации.

1439598 ь формула изобретения

Уравнения алгебры логики, опнсы- 50 вающие работу комбинационной схемы, которая реализует функции блока 16 синхронизации, следующие: а=с .АД15. АД14 АД13 АД1?;

55 е Ь-ЛД15. АД14 ЛД13 АД12 АД11.АЦ10к

Уравнения алгебры логики, описывающие работу комбинационной схемы, которая в общем случае реализует функции блока синхронизации 9, следующие:

+а 21 с1=(а,+а 2)(с,+с2}+Ь,+Ь2.

Блок 16 синхронизации (фиг.3) представляет собой комбинационную схему, формирующую два выходных сигнала: сиг- 0 нал тактирования блока 17 деления на полипом, который формируется одновременно с пересылкой по магистрали 14 каждого слова, выбранного из блока 18 основной памяти, и сигнал разрешения дравнения схеме 15, который выставляется на схему 15 на время выдачи по его адресу значения эталонного

Остатка. Подобные комбинационные схемы широко используются в микроЭВМ 20 и известны как схемы адресного так2 ирования или адресной синхронизации.

В соответствии с выполняемыми ункциями приводится следующий пригггер конкретной реализации блока 16 25 синхронизации. Предположим, что блок

18 занимает область адресов 0-7777, 1л схема 15 имеет адрес 177002 .. Вве\ дем обозначения:

Ь вЂ” сигнал, выдаваемый MI, под- 30

1 верждающий выполнение цикла "Вывод". активный уровень — низкий; с — сигнал, вырабатываемый внешними по отношению к MI устройствами, одтверждающи л, что информация, заребованная МП в цикле "Ввод", вытавлена на магистрали 14. Активный уровень — низкий;

d — сигнал тактировапия блока 17

Деления на полином. Выходной сигнал 10 блока 16 синхронизации. AI

ЛДО...АД1 5 — адресные разряды микроЭВМ, «АД9-АД8. ЛД7 ЛД6.АД5 АД4 АДЗ АД2 ЛД1" к АДО.

Ф

Устройство для контроля дуплексной вычислительной системы, содержащее первую схему сравнения, первый блок синхронизации и первый и второй магистральные приемопередатчики, причем первая и вторая группы информационных входов первой схемы сравнения подключены соответственно к первой группе информационных входов устройства для подключения к первой магистрали обмена данными контролируемой системы и к второй группе информационных входов устройства для подключения к второй магистрали обмена данными контролируемой системы, вход разрешения сравнения первой схемы сравнения соединен с первым выходом первого блока синхронизации, первая и вторая группы входов разрешени:. которого подключены соответственно к первой группе входов управления вводом-выводом устройства для подключения к первой магистралч обмена данными контролируемой систеглы и к второй группе входов управления вводом-выводом устройства для подключения к второй магистрали обмена данными контролируемой системы, о т л и ч а ю щ,е е с я тем, что, с целью сокращения аппаратурной избыточности, устройство содержит элемент ИЛИ, вторую и третью схемы сравнения, второй блок синхронизации и блок деления на полином, причем выходы несравнения первой, второй и третьей схем сравнения соединены соответственно с первьгм, вторым и третьим входами элемента ИЛИ, выход которого является выходом устройства для подключения к входу прерывания контролируемой системы, вход разрешения сравнения второй схемы срав- нения соединен с вторым выходом первого блока синхронизации, третий выход которого "îåäèíåí с входами направления передачи первого и второго магистральных приемопередатчиков, первые группы информационных входов-выходов первого и второго магистральных приемопередатчиков подключены соответственно к первой группе входов-вы-. ходов устройства для подключения к первой магистрали обмена данными контролируемой системы.и к второй группе входов-выходов устройства для подключения к второй магистрали обмена даннг .контролируемой системы, вторые

1 14395 группы информационных входов-выходов первого и второго магистральных приемопередатчиков и группа входов-выходов блока деления на полином подключены к третьей группе входов-выходов

5 устройства для подключения к системной магистрали обмена данными контролируемой системы, первая группа информационных входов второй схемы сравнения подключена к первой группе информационных входов устройства для подключения к первой магистрали обмена данными контролируемой системы, вторая группа информационных входов второй схемы сравнения и первый информационный вход третьей схемы сравнения подключены к третьей группе

98 8 информационных входов устройства для подключения к системной магистрали обмена данными контролируемой систе" мы, группа входов разрешения второго блока синхронизациии подключена к третьей группе входов управления вводом-выводом устройства для подключения к системной магистрали обмена данными контролируемой системы, вход разрешения сравнения третьей схемы сравнения соединен с первым выходом второго блока синхронизации, второй выход которого соединен с разрешающим входом блока деления на полином, выход остатка которого соединен с вторым информационным входом третьей схемы сравнения.

Риг.2

;439598

Составитель К.Поденков

Редактор А.Ворович Техред Л.Сердюкова Корректор С.Шекмар

Заказ б079/49 Тираж 704 Подписное

ВНИИПИ Государственного комитета. СССР по делам изобретений и открытий !

13035, Москва, Ж-35, Раушская наб., д. 4/5

ПроизводствеHH0-полиграфнч;:ское предприятие, г, Ужгород, ул. Проектная, 4