Модуль вычислительной системы

 

1. Модуль вычислительной системы, содержащий два процессора, два блока оперативной памяти, схему сравнения и блок управления, входы синхронизации первого и второго процессоров и блока управления соединены с входом синхронизации модуля, входы-выходы обмена первого и второго процессоров соединены с первым и вторым информационными входами схемы сравнения соответственно, отличающийся тем, что, с целью повышения производительности за счет распараллеливания обработки информации, в него введены третий блок оперативной памяти, восемь двунаправленных ключей и выходной коммутатор, информационные входы-выходы которого являются входами-выходами обмена модуля, входы-выходы обмена первого и второго процессоров соединены с первыми информационными входами-выходами первого и седьмого двунаправленных ключей соответственно, вторые информационные входы-выходы которых соединены с входами-выходами обмена первого и второго блоков оперативной памяти и с первыми информационными входами-выходами третьего и восьмого двунаправленных ключей соответственно, вторые информационные входы-выходы которых соединены через общую шину с входом-выходом обмена третьего блока оперативной памяти, с входом-выходом режима блока управления и с первым информационным входом-выходом четвертого двунаправленного ключа, второй информационный вход-выход которого соединен с соответствующим информационным входом-выходом выходного коммутатора, управляющий вход которого соединен с первым выходом блока управления, управляющие входы с первого по восьмой двунаправленных ключей соединены с соответствующими разрядами второго выхода блока управления, вход разрешения и первый и второй входы стробирования схемы сравнения соединены с соответствующими разрядами третьего выхода блока управления, с первого по четвертый разряды четвертого выхода блока управления соединены с входами прерывания и требования прямого доступа в память первого и второго процессоров соответственно, выходы признаков подтверждения прямого доступа в память, вводы и выводы которых соединены с соответствующими разрядами первого входа логических условий блока управления, второй вход логических условий которого соединен с выходом признака неравенства схемы сравнения, вход-выход управления настройкой связи блока управления является одноименным входом-выходом модуля, входы-выходы обмена первого и второго процессоров соединены с первыми информационными входами-выходами пятого и шестого двунаправленных ключей соответственно, вторые информационные входы-выходы которых соединены с первым информационным входом-выходом второго двунаправленного ключа, второй информационный вход-выход которого соединен с входом-выходом обмена первого блока оперативной памяти.

2. Модуль по п.1, отличающийся тем, что блок управления содержит таймер, регистр настройки, регистр признаков, узел приоритета, узел микропрограммного управления, схему сравнения, шифратор управления, шифратор коммутации, три узла элементов И, два узла элементов ИЛИ, четыре элемента ИЛИ, три элемента И, четыре триггера, вход-выход режима блока соединен с информационными входами-выходами таймера, регистра настройки, регистра признаков и первым входом первого узла элементов ИЛИ, выход и второй вход которого соединены с входом логических условий узла микропрограммного управления и шифратора управления соответственно, с первого по третий входы которого соединены с выходом признака "равно" схемы сравнения, с выходом признака захвата узла приоритета и с выходом разряда признака требования обмена регистра признаков, вход синхронизации блока соединен с тактовыми входами таймера и узла микропрограммного управления, выходы которого соединены с входом разрешения узла приоритета, с входом установки первого триггера, с входами сброса второго и третьего триггеров, с первым входом сброса третьего триггера, с первым входом установки и с входом сброса четвертого триггера и с третьим и четвертым разрядами четвертого выхода блока, первый информационный вход, вход разрешения и второй информационный вход схемы сравнения соединены с входом собственного адреса модуля блока, с выходом признака синхронного режима регистра признаков и с выходом поля адреса модуля регистра настройки соответственно, выходы полей признаков вывода, ввода и границ которого соединены с первыми входами первого и второго узлов элементов И и второго узла элементов ИЛИ соответственно, выход поля признаков готовности обмена регистра признаков соединен с первым входом третьего узла элементов И, выход которого соединен с вторым входом второго узла элементов ИЛИ, выход которого и выходы первого и второго узлов элементов И образуют первый выход блока, выходы первого и второго узлов элементов И соединены с входами первого и второго элементов ИЛИ соответственно, выходы которых соединены с первым и вторым входами шифратора коммутации соответственно, выход таймера является выходом первого разряда четвертого выхода блока и соединен с первым входом первого элемента И, выход которого является выходом второго разряда четвертого выхода блока, вход установки второго триггера соединен с вторым входом блока, второй вход сброса третьего триггера соединен с выходом разряда признака окончания обмена регистра признаков, второй вход установки четвертого триггера и вход установки третьего триггера соединены с входами разрядов подтверждения прямого доступа в память от первого и второго процессоров соответственно, первого входа логических условий и с выходами разрядов стробирования третьего выхода блока, разряды признаков ввода и вывода от первого и второго процессоров соответственно первого входа логических условий блока соединены с третьего по шестой входами шифратора коммутации и с первыми и вторыми входами четвертого и пятого элементов ИЛИ соответственно, выход первого триггера соединен с седьмым входом шифратора коммутации, с вторым входом первого элемента И, с разрядом разрешения третьего выхода блока и с первым инверсным входом второго элемента И, выход которого соединен с входом разряда признака готовности второго процессора, регистра признаков и с восьмым входом шифратора коммутации, выход второго триггера соединен с входом разряда признака сбоя модуля регистра признаков, с вторым инверсным входом второго узла элементов И, с вторым входом третьего узла элементов И и с первым входом третьего элемента И, выход которого соединен с вторым входом первого узла элементов И и с девятым входом шифратора коммутации, выходы которого образуют второй выход блока, выходы третьего и четвертого триггеров соединены с вторыми входами второго и третьего элементов И соответственно, выходы третьего элемента И, второго триггера, третьего и четвертого элементов ИЛИ, разрешения захвата узла приоритета и входы захвата, признаков ввода и вывода узла приоритета, полей готовности обмена и сбоя регистра признаков образуют вход-выход управления настройкой связи блока.