Устройство для разделения коррелограмм

 

Изобретение относится к измерительной и вычислительной технике и может быть использовано для измерения функции взаимной корреляции каждого из суммы случайных процессов, подвергнутых разным масштабно-временн ым исК ахенияМо Цель изобретения - повьшение быстродействия о Устройство содержит блок синхронизации 1, блок 2 вычисления сумм частных коррелограмм, коррелятор 3, .группы элементов И-.4, 17, группу элементов ИЛИ, элементы И 5, 6, 18-20, блок памяти 9, триггеры 10, 16, счетчики 11-13, блоки формирования младших 14 и старших 15 адресов , элементы ИЛИ 8, 21-24. Устройство позволяет вычислять результирующие коррелограммы По массиву, состоящему из частных коррелограмм, используя для хранения массивов отсчетовчастных и результирующих коррелограмм ,д один и тот же массив ячеек памяти S 2 ЗоП. ф-лы, 7 илз сл САЭ Х СО

СОЮЗ СОВЕТСКИХ

СОЯ4АЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (я) 4 С 06 Г 15/336

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ гОсудАРстВенный кОмитет сссР

ПО:ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4222684/24-24 (22) 06.04.87 (46) 23.11.88. Бюл. й- 43 (72) Ю.И. Кузьмин (53) 681.3(088.8) (56) Авторское свидетельство СССР

Ф 691866, кл. С 06 F 15/336, 1977.

Авторское свидетельство СССР

W 783799, кл. V, 06 F 15/31, 1979. (54) УСТРОЙСТВО ДЛЯ РАЗДЕЛЕНИЯ КОРРЕЛОГРАИИ (57) Изобретение относится к измерительной и вычислительной технике и может быть использовано для измерения функции взаимной корреляции каждого иэ суммы случайных процессов, подвергнутых разным масштабно-временным ис„„Я0„„1439619 кажениям. Цель изобретения — повьппение быстродействия. Устройство содержит блок синхронизации 1, блок 2 вычисления сумм частных коррелограмм, коррелятор 3, группы элементов И.4, 17, группу элементов ИЛИ, элементы

И 5, 6, 18-20, блок памяти 9, триггеры 10, 16, счетчики 11-13, блоки формирования младших 14 и старших 15 адресов, элементы ИЛИ 8, 21-24. Устройство позволяет вычислять результирующие коррелограммы по массиву, состоящему из частных коррелограмм, используя для хранения массивов отсчетов частных и результирующих коррелограмм, один и тот же массив ячеек памяти. щ 2 з.п. ф-лы, 7 ил, 1439619

Изобретение относится к области измерительной и вычислительной техники и может быть использовано для измерения функции взаимной корреля5 ции каждого из суммы случайных процессов, подвергнутых разным масштабно-временным искажениям.

Цель изобретения — повышение быстродействия. 10

На фиг. 1 изображена структурная схема устройства для разделения коррелограмм; на фиг, 2 — структурная схема блока формирования младших адресов; на фиг. 3 — структурная схема бл ока фор мир о на ния с та рших адр ес он; на фиг. 4 — структурная схема блока вычисления сумм частных коррелограмм; на фиг. 5 — напранленный граф алгоритма вычисления отсчетов результирующих коррелограмм; на фиг. б — временные диаграммы работы; на фиг. 7— таблицы состояний входов и выходов блока формирования старших адресов.

Устройство для разделения корре- 25 лограмм состоит из блока 1 синхронизации, блока 2 вычисления сумм частных коррелограмм, коррелятора 3, первой группы элементов И 4, второго 5 и четвертого 6 элементов И, груп-30 пы элементов ИЛИ 7, третьего элемента ИЛИ 8, блока 9 памяти, первого триггера 10, второго 11 третьего 12 и первого 13 счетчиков, блока 14 формирования младших адресов (БФМА), бло 35 ка 15 формирования старших адресов (БФСА), второго триггера 16, второй группы элементов И 17, третьего 18, первого 19 и пятого 20 элементов И, четвертого 21, первого 22, пятого 23 и второго 24 элементов ИЛИ.

Блок формирования младших адресов (фиг ° 2) состоит из селектора-мультиплексора 25, счетчика 26, группы элементов И 27 и сумматора 28.

Блок формирования старших адресов (фиг,, 3) состоит из группы селекторовмультиплексоров 29. (фиг. 4) .

Блок вычисления сумм частных коррелограмм (ЧК) состоит из первого 30 и второго 31 регистров и сумматора 32, Устройство работает следующим образом.

Сигналы Х(г.) и Y(t) поступают соответственно на первый и второй инфор55 мационные входы коррелятора 3. Работа коррелятора 3 синхронизируется импульсами, генерируемыми на первом выходе блока 1 синхронизации и ньглоде счетчика 11, так,что очередные отсчеты ЧК, вычисленные в корреляторе 3, представленные М-разрядным двоичным кодом, поступают на первые входы М элементов И 4 первой группы в порядке, совпадающем с порядком смены состояний счетчика 11.

Начало работы устройства совпадает с моментом времени, когда счетчик

13 переходит н состояние ноль и на

его выходе возникает импульс, устанавливающий триггер 10 в состояние

"0". В соответствии с этим элементы

И 4 первой группы и элементы И 18 и

19 оказываются открытыми, а элементы И 17 второй группы и элементы И

5, 6 и 20 оказываются закрытыми. Это соответствует режиму записи отсчетов

ЧК, вычисленных коррелятором 3, в блок 9 памяти. Появление каждого нового отсчета ЧК совпадает с передним фронтом импульса, генерируемого на первом выходе блока 1 синхронизации.

M-разрядный код очередного отсчета ЧК через группы открытых элементов И 4 и группу элементов ИЛИ 7 поступает на группу информационных входов блока 9 памяти. Запись этих отсчетов в блок памяти осуществляется упомянуThL?" импульсом, поступающим на вход записи блока 9 через элемент ИЛИ 24 по адресу, генерируемому на группах выходов блоков формирования младших

14 и старших 15 адресов. Б рассматриваемом режиме на адресные входы блоков формирования младших 14 и старших 15 адресов с группы информацион- ных выходов счетчика 13 поступает нулевой код, н соответствии с которым коды, генерируемые счетчиком 11 и качестве младшего адреса„ и код, генерируемый триггером 16 и счетчиком 12 в качестве старшего адреса, поступают через блоки 14 и 15 соответственно на группы входов младших адресов и старших адресов блока 9 памяти без изменения. Благодаря этому отсчеты первой ЧК записываются н блок 9 памяти по адресам с нулевого по (N,-1)-й, где N„ количество отсчетов в ЧК, отсчеты второй ЧК записываются в блок 9 памяти по адресам с N, -r o по (2М, -1) -й и т.д. При этом обеспечивается соответствие младшего адреса, который может принимать значения от 0 до (N 1)-го, порядковому номеру отсчета очередной

ЧК, старшего адреса, который может

1439619 принимать значения от 0 до (N,,— 1) — го, порядковому номеру очередной ЧК.

Вдное меньшая емкость счетчика 12 (количество разрядов N — 1 которого на единицу меньше требуемого N г

= log< N, где N — количество ЧК восполняется н этом режиме триггером 16, сигнал с выхода которого через открытый элемент И t9 и элемент ИЛИ 23 10 поступает на первый разряд информационного входа блока 15, Процесс записи отсчетов ЧК в блок 9 памяти оканчивается синхронно с моментом времени, когда счетчик 12 переходит 15 в состояние ноль и на его выходе возникает импульс, устанавливающий триггер 10 в состояние "1". При этом в блоке 9 памяти оказываются записанными отсчеты N ЧК измеренных последо- 20 вательно без разрывов во времени коррелятором 3.

В соответствии с новым состоянием "1" триггера 10 элементы И 17 второй группы и элементы И 5, 6 и 20 оказываются открытыми, а элементы

И 4 перной группы и элементы И 18 и

19 оказываются закрытыми.. Это соответствует режиму расчета отсчетов PK.

Для пояснения режима расчета от- 30 счетов PK рассмотрим направленный

rpaA алгоритма вычисленных отсчетов

PK без перестановки адресов ЧК (фиг. 5). Для простоты количество N

ЧК принято равным шестнадцати тогда

N равно четырем. Слева индексами R, R„ R .. °, R, R, обозначены полученные последовательно во времени нулевая, первая, вторая, ..., четырнадцатая и пятнадцатая ЧК (или их 40 отсчеты). Справа индексами R (О), R (1),К (2) ° ° °, К (14), R (15) обозначены PK (или их отсчеты), моделирующие изменение задержки между входными сигналами за общее время 45 измерения Т = п N at на ноль, один, два, ..., четырнадцать, пятнадцать интервалов да соответственно. !

1 ° г 3 4 5 & г 8 обозначают операцию суммирования каждого отсчета нижерасположенной коррелограммы с отчетом ньпперасположенной коррелограммы, аргумент которого отличается соответственно для W, — на один, 11 — на два, Ъ4 — на три, И вЂ” на четыре М на пять Ч на шесть

W, — на семь, М,— на восемь интервалов ь г..

Операция суммирования одного из отсчетов нижераспппоженной (фиг. 5) коррелограммы с отсчетами нышерасположенной ксррелограммы осуществляется н пределах одного микроцикла (периода следования импульсов, генерируемых на первом выходе блока 1 синхронизации). В каждом микроцикле очередного цикла работы устройства из одного отсчета нижерасположенной (фиг. 5) коррелограммы, полученной в предыдущем цикле, и двух следующих подряд отсчетов нышерасположенной (фиг. 5) одноименной коррелограммы получается по одному отсчету пари промежуточных

РК, одна из которых имитирует вдвое большее изменение задержки, а другая вдвое большее и плюс единица.

Например, пусть в произвольном микроцикле очередного цикла рассчитывается по одному отсчету коррелограмм с индексами К(1)ь и R(l + 1)1, . Тогда в качестве слагаемых используются отсчеты коррелограмм, полученных в предыдущем цикле работы устройства, с индексами R — (и R —

24 2 "bi

Коррелограммы, получаемые на каждом шаге суммирования отсчетов вьппе и нижерасположенных коррелограмм, назовем промежуточными РК и обозначим индексом К(1)ь, где 1 — количество интнервалов at, на которое моделируется изменение задержки данной промежуточной РК; h — номер очередности получения промежуточной PK в данном цикле работы устройства. В первом цикле расчитынаются промежуточные PK с индексом от R (O)„ до К (1),, но втором цикле — от R (0), до R (3) и т.д. В последнем цикле рассчитываются РК от К (0)„до R (15).

В пределах одного микроцикла в блоке 1 синхронизации н соответствии с тактовыми сигналами (фиг. 6а) вырабатываются сигналы на его первом (фиг„ бж), пятом (фиг. 6д), втором (фиг. 6е), третьем {фиг. 6в) и четвертом (фиг. 6г) выходах.

Рассмотрим микроцпкл работы устройства, начиная с. момента времени когда счетчик 11 (фиг. 6и) обнуляется, на его вихоле появляется импульс (фиг. 6б), а счетчик 12 (фиг.бэ) переходит н очередное 1;-е состояние, При этом н зависимо сти от кода, поступающего на адресные входы блока

14396

14 формирования младших адресов, перепад напряжения, возникающий в момент времени t „на одном из входов сдвига адресов, может через селектор-муль5 типлексор ?5 поступить на счетный вход счетчика 26, модифицируя его состояние на единицу. Допустим состояние счетчика 26 в момент времени

1 устанавливается равным N>. 10

Рассмотрим очередность смены младших и старших адресов на входах блока 9 памяти в пределах этого микроцикла работы устройства.

В интервалах времени t — г

t — Т (фиг. 6) на выходах 1 и 4 блока 1 генерируется нулевой потенциал, который через элемент ИЛИ 22, открытьй элемент И 20, элемент HJIH 23 поступает на вход блока 15 в качест- g{J ве младшего информационного разряда.

Таким образом, в рассматриваемых интервалах времени на информационных входах блока 15 образуется четный код, соответствующий вышерасположен- 25 ной (фиг. 5), например 1-й, промежуточной PK. В интервалах времени

t3 и t ь t (фиг 6) по тем же цепям, на тот же вход поступает высокий потенциал, чем обеспечивается д{) нечетньй код, соответствующий нижерасположенной (фиг. 5) одноименной

1-й промежуточной PK.

На установочном входе и выходе управления блока 14 в интервалах времени с2 t 4 и t t генерирует ся нулевой потенциал, элементы 27 (фиг. 2) закрыты и в качестве младmего адреса блока 9 памяти генерируется код счетчика 11. В интервалах 4р времени t „— t, и t „— t на входе управления блока 14 генерируется высокий потенциал, открывающий элементы И 27. Благодаря этому в сумматоре

28 в этих интервалах времени сумми- 45 руются коды счетчиков 11 и 26, а в интервале времени t — t,- когда надополнительпый информационный вход также поступает высокий потенциал (фиг. бе), к ним добавляется еще

5О единица.

В соответствии с рассмотренной очередностью смены адресов на адресных входах блока 9 работа устройства в пределах микроцикла осуществляется следующим образом, В интервале времени t — t на выходах блока 9 памяти генерируется

М-разрядный двоичный код (0 + N )-гп

19 6 отсчета вышерасположеныой (фиг. 5) 1-й промежуточной РК, где 0 - состояние. счетчика l1 в данном микроцикле работы устройства. Задним фронтом импульса (фиг. 6, в момент времени t ) этот код записывается в регистр 30 (фиг. 4).

В интервале времени t, — t, на выходе блока 9 памяти генерируется

М-разрядньй двоичный код нулевого отсчета нижерасположенной (фиг.5) 1-й промежуточной PK. Задним фронтом импульса (фиг. бг, момент времени ), генерируемого в этом интервале времени на четвертом выходе блока i этот код записывается в регистр 31 (фиг.4).

В интервале времени и — t результат сложения упомянутых кодов, возникающий на группе выходов сумматора

32 (фиг. 4), гоступает через группу

М-открытых элементов И 17 и гРуппу N элементов ИЛИ 7 на группу информационных входов блока 9 памяти. Импульсом (фиг. бд), генерируемым в этом интервале времени на выходе элемента

HJIH 24, этот результат сложения записывается в блок 9 памяти на место нулевого отсчета вышерасположенной (фиг. 5) 1-й промежуточной РК, который уже не нужен для дальнейших расчетов.

В интервале времени t — на выходе блока 9 памяти генерируется

М-разряцный двоичный код (О + N +

+ 1) ãо отсчета вышерасположенной (фиг. 5) 1-й промежуточной PK. Задним фронтом импульсов (фиг. бе) этот код записывается в регистр 30.

В интервале времени t — t результат сложения вновь записанного в регистр 30 кода с кодом, хранящимся в регистре 31, записывается в блок 9 памяти импульсов (фиг. бж), генерируемым на выходе элемента ИЛИ 24.

Причем запись этого результата осуществляется на место нулевого отсчета нижерасположенной (фиг. 5) 1-й промежуточной PK который, начиная с рассматриваемого момента времени, уже не нужен для дальнейших расчетов.

Интервал времени, равный периоду следования выходных импульсов счетчика 12 — цикл работы устройства. Количество циклов работы устройства в рассматриваемом режиме равно 1og N

Если количество исходных частных коррелограмм равно (фиг. 5) шестнад14396 цати, то количество циклов работы устройства равно четырем.

На фиг. 7 изображены четыре таблицы I-IV (в соответствии с количест5 вом циклов) состояний выходов блока формирования старших адресов. В этих таблицах столбик Сч.12 отражает состояния счетчика 12; столбик 46 состояние пятого элемента ИЛИ 23: 10 столбики Вых,БФСА — состояния выходов блока формирования старших адресов; в столбце Пр.PK изображены промежуточные PK R(l)> .

В течение первого цикла (I) на ад- 1 ресные входы БФМЛ 14 и БФСА 15 из счетчика 13 поступает нулевой код, в соответствии с которым мультиплексоры 29 (фиг. 3) передают на выходы информацию, поступающую на их первые входы, Код БФСА (фиг. 7, I) в этом случае полностью совпадает с кодом, поступающим на информационные входы

БФСА. Мультиплексор 25 БФМА в рассматриваемом цикле также передает на его 2В выход или на счетный вход счетчика

26 информацию, поступающую на его вход. Так как эта информация равна нулю, состояние счетчика 26 в рассматриваемом цикле не меняется и все вре- gp мя равно нулю. В связи с этим в каждом микроцикле первого цикла работы устройства отсчеты нижестоящей (фиг ° 5) коррелограммы складываются с отсчетами вышестоящей коррелограммы либо без сдвига (получаются отсчеты промежуточных PK с индексом P (О), либо со сдвигом на единицу (получаются отсчеты промежуточных PK с индексом

R (1)).

В течение второго цикла (II) на адресные входы БФМА и БФСА из счетчика t3 поступает код, равный единице, в соответствии с которым селекторымультиплексоры 29 и селектор-мульти- 4> плексор 25 передают на выходы информацию, поступающую на их вторые входы. Код на выходах БФСА в этом случае (фиг. 7, II) представляет собой перестановку разрядов кода, поступающего на информационные входы БФСА: первый разряд — на место второго, второй — на место третьего и т.д., последний — на место первого. На второй вход селектора-мультиплексора 25 поступает выход предпоследнего разряда счетчика 12, отрицательный перепад напряжения на котором происходит как раэ посредине второго цикла.

19

Поэтому в первой половине второго цикла в счетчике 26 сохраняется нулевое состояние, а во второй половине— единичное состояние, В соответствии с перестановкой старших адресов, произошедшей во втором цикле в БФСА, в первой половине второго цикла из блока 9 памяти в вычислительный блок

2 вызываются отсчеты промежуточных

PK с индексом ноль (К (О)), а во второй половине — с индексом один

|К (1)), В первой половине второго цикла в БФМА происходит сдвиг адресов суммируемых отсчетов на ноль и один интервал д, в результате чего получаются промежуточные PK с индексом ноль и единица соответственно (К (0)) и t К (1)) . Во второй половине второго цикла в БФМА происходит сдвиг адресов суммируемых отсчетов на один и два интервала дй, в результате чего получаются промежуточные PK с индексом два и три соответствеино (к (г)) и (к (з)!

В течение третьего цикла (III) на адресные входы БФМА и БФСА из счетчика 13 поступает код, равный двум, в соответствии с которым селекторымультиплексоры 29 и селектор-мультиплексор 25 передают на выход информацию, поступающую на их третьи входы. Код БФСА в этом случае (фиг.7, IIr) представляет собой перестановку разрядов кода, поступающего на его информационные входы в порядке: первый разряд — на место третьего, второй — на место четвертого и т.д., последний — на место первого, предпоследний — на место второго. На третий вход селектора-мультиплексора 25 поступает выход третьего от конца разряда счетчика 12, отрицательный перепад напряжения на котром происходит три раза, каждый раз через четверть длительности третьего цикла. В результате первую четверть третьего цикла счетчик 26 находится в состоянии ноль, вторую — один, третью — два, четвертую — три. В соответствии с перестановкой старших адресов, произошедшей в третьем цикле в БФСА, в первой четверти третьего цикла из блока

9 памяти в вычислительный блок 2 вьг зываются отсчеты промежуточных PK c индексом ноль (К (0)1, во второй четверти — с индексом один (К (1)),, в третьей четверти — с индексом два (R (2)j, в четвертой четверти — с ин1О

9б19 l5

9 143 дексом три (R (3)) . В первой четверти третьего никла в БФМЛ происходит сдвиг адресов суммируемых отсчетов на ноль и один интервал Ь t, в результате чего получаются промежуточные PK с индексом ноль и единица соответственно t R (0)) и (К (1)j . Во второй четверти третьего цикла в

БФМЛ происходит сдвиг адресов суммируемых отсчетов на один и два интервала At в результате чего получаются промежуточные PK с индексом два н трн соответственно (р (2)1 н (е СЗ))

В третьей четверти третьего цикла в

БФМЛ происходит сдвиг адресов суммируемых отсчетов промежуточных РК на два и три интервала t, в результате чего получаются промежуточные РК с индексом четьпзе и пять соответственно fR (4)1 и PR (5)) . В четвертой четверти третьего цикла в БФМА происходит сдвиг адресов суммируемь от- счетов промежуточных коррелограмм с индексом R (3) на три и четыре интервала ht, в результате чего получаются промежуточные РК с индексом шесть и семь соответственно f R (о)1 и (R (7)) .

Последующие циклы работы устройства протекают аналогичным образом.

Каждая смена состояния счетчика 13 вызывает новую перестановку старших адресов, формируемых БФСЛ по описанному принципу. На вход счетчика 26 через селектор-мультиплексор 25 коммутируется следующий, более младший разряд счетчика 12. Количество моделируемых законов изменения задержки удваивается, пока в последнем rrrrKrrå не будут вычислены все N РК, моделиру ощих М законов изменения задержки.

Формул а изобретения

1. Устройство для разделения коррелограмм, содержащее. коррелятор, первый и второй информационные входы которого являются соответственно первым и вторым информационными входами устройства, две группы элементов И, группу элементов ИЛИ, первый элемент И, три счетчика, блок памяТи, первый триггер и блок синхронизации, первый выход которого соединен с входом синхронизации коррелятора, разрядные выходы которого соединены с первыми входами элементов И первой группы, выходы элементов И второй группы соединены с первыми входами элементов ИЛИ группы, выход переполкения первого счетчика подключен к входу сброса первого триггера, инверсный выход которого соединен с первым входом первого элемента И, отличающееся тем,что, с целью повышения быстродействия, в него введены блок формирования младших адрес ов, блок формирования старших адресов, второй триггер

/ четыре элемен-а И, пять элементов

И!И, и блок, содержащий два регистра и су"матор, причем выходы элементов

1 . первой группы соединены с вторыми входами элементов ИЛИ группыр выходы которых подключены к информационному входу блока памяти, первый выход блока синхронизации соединен с первыми входами первого и второго элементов ИЛИ и счетным входом второго счетчика, выход переполнения которого соединен с входами сброса коррелятора и блока синхронизации, первым входом второго элемента И и счетньм входом второго триггера, выход которого соединен с. вторым входом первого элеВ предлагаемом устройстве алгоритм вычисления РК, представленный графом (фиг. 5), не требует перестановки адресов ЧК перед началом вычисления. Однако, при этом требуется перестановка адресов РК.

Предлагаемое устройство позволяет реализовать алгоритм вычисления от четов РК с перестановкой адресов ЧК, дпя чего достаточно изменить порядок соединения выходов БФСЛ с входами старших адресов блока 9 памяти на инверсный.

50 мента И и первым входом третьего элемента И, второй вход которого соединен с инверсным выходом первого триггера и вторыми входами элементов И первой группы,. а выход соединен с первым входом третьего элемента ИЛИ, выход которого соединен с N -м (N

2 2

1оя N, N — число частных коррелограмм) входом сдвига адреса блока формирования младших адресов и счетным входом третьего счетчика, выход переполнения которого соединен с пер вым входом четвертого элемента И, установочным входом блока формирования младших адресов и установочным

1439619

f2 входом первого триггера, прямой выход которого соединен с первыми входами элементов И второй группы, первым входом пятого элемента И, вторым входом второго элемента И, выход которого подключен к второму входу третьего элемента ИЛИ, прямой выход первого триггера подключен к второму входу четвертого элемента И, выход которого соединен со счетным входом первого счетчика, разрядные выходы которого подключены к группам адресных входов блоков Аормирования младших адресов и Аормирования старших 15 адресов, (N -1)-й информационный выход третьего счетчика соединен с

N, -м разрядом информационного входа блока формирования старших адресов, информационные выходы с первого по 20 (N, — 2)-й третьего счетчика подключены к информационным входам с второго по (N 1)-й блока формирования старших адресов и соответственно к входам сдвига адресов которого соединен с шиной нулевого потенциала, информационный выход второго счетчика соединен с первым информационным входом блока формирования младших адресов, информационный выход которо- 30

ro соединен с мпадшими разрядами адресного входа блока памяти, второй выход блока синхронизации соединен с информационным входом блока формирования младших адресов и первым вхо- З5 дом четвертого элемента ИЛИ, второй вход которого подключен к третьему . выходу блока синхронизации, а выход соединен с входом управления режимом блока формирования младших адресов 40 и входом записи первого регистра блока вычисления сумм частных коррелограмм, выход сумматора блока вычисления сумм частных коррелограмм соединен с вторыми входами элементов И 45 второй группы, первый и второй информационные входы сумматора соединены соответственно с выходами первого и второго регистров вычисления сумм частных коррелограмм блока, информа- я0 ционный выход блока памяти подключен к информационным входам первого и второго регистров. блока вычисления сумм частных коррелограмм, четвертый . выход блока синхронизации соединен с входом записи второго регистра блока вычисления сумм частных коррелограмм и вторым входом первого элемента ИЛИ, выход которого подключен к второму входу пятого элемента И, выход которого соединен с первым входом пятого элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, выход пятого элемента

ИЛИ соединен с первым разрядом информационного входа блока формирования старших адресов, выход которого соединен со старшими разрядами адресного входа блока памяти, пятый выход блока синхронизации подключен к второму входу второго элемента ИЛИ, выход которого подключен к входу записи блока памяти.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок формирования младших адресов содержит селектор-мультиплексор, счетчик, группу элементов И и сумматор, причем адресные входы селектора-мультиплексора являются адресными входами блока, а информационный вход селекторамультиплексора является входом сдвига адресов блока, выход селекторамультиплексора подключен к счетному входу счетчика, вход сброса которого является установочным входом блока, разрядные выходы счетчика подключены к первым входам элементов И групгы, вторые входы которых соединены и являются входом управления режимом блока, выходы элементов И группы подключены к первой группе входов сумматора, вторая группа входов которого является первым информационным входом блока, вход переноса сумматора

-является информационным входом блока, а выход сумматора является выходом блока.

3. Устройство по п. 1, о т л и ч аю щ е е с я тем, что блок формирования старших адресов содержит группу из N, селекторов-мультиплексоров, адресные входы которых поразрядно соединены и являются адресными входами блока, инАормационные входы с первого по q-й q-го селектора-мультиплексора (q = 1, N ) IIopK eHb соответствен но с q-го по первый разрядам информационного входа блока, а входы с (q+1)-го по N -й q-ro селектора-мультиплексора (кроме N -го) соединены с (И - q + 1) — м разрядом информационного входа блока, выходы селекторов- мультиплексоров являются выходом блока.

1439619

1439619

1«39б19

Составитель F.. Хуртин

Редактор Л. Гратилло Техред М.Ходанич Корректор. С. Черни

Заказ 6080/50 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4