Адаптивная система интегрирования дискретных сигналов

 

Изобретение относится к системам управления и измерительной технике , предназначено для интегрирования дискретных сигналов и может быть использовано , например, в системах навигации и управления летательными аппаратами. Целью изобретения является повьпиение точности интегрирования без уменьшения периода дискретности. Система содержит квантователь 1 входного сигнала по времени, анализатор 2 характера изменения входного сигнала с блоком вычисления первой и второй разности, блок коммутации 3,блок интегрирования 4 и накапливающий сумматор 5. Анализатор 2 характера изменения входного сигнала содержит два последовательно соединенных элемента памяти на Т, блоки вычисления первой и второй разностей и пороговые элементы с зоной нечувствительности . Блок интегрирования 4 построен на элементах памяти, блоках умножения с коэффициентами, соответ- . Т Т ственно равными 4, Т, -т -, двух блоках суммирования на два и три входа. 2 шт. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК ()9) (Н) А1

Ш4 С 06 С 7/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4120814/24-24 (22) 12.06.86 (46) 23.11.88. Бюл. Н - 43 (72) Н,Т.Харин, В.Б.Бобырев и В.А.Никифоров (53) 681,3 (088.8) (56) Кузин А,Т. Расчет и проектирование дискретных систем управления.

М.: Машиностроение, 1962, с. 121-123.

Авторское свидетельство СССР

И 11793831 кл. G 06 G 7/l8.ю 1985 ° (54) АДАПТИВНАЯ СИСТЕМА ИНТЕГРИРОВАНИЯ ДИСКРЕТНЫХ СИГНАЛОВ (57) Изобретение относится к системам управления и измерительной технике, предназначено для интегрирования дискретных сигналов и может быть использовано, например, в системах навигации и управления летательными аппаратами. Целью изобретения являетL ся повышение точности интегрирования без уменьшения периода дискретности.

Система содержит квантователь 1 входного сигнала по времени, анализатор

2 характера изменения входного сигнала с блоком вычисления первой и вто-: рой разности, блок коммутации 3,блок интегрирования 4 и накапливающий сумматор 5. Анализатор 2 характера изменения входного сигнала содержит два последовательно соединенных элемента памяти на Т, блоки вычисления с ° первой и второй разностей и пороговые элементы с зоной нечувствительности А „. Блок интегрирования 4 построен на элементах памяти, блоках умножения с коэффициентами, соответТ Т ственно равными 4, Т, вЂ, вЂ, двух блоках суммирования на два и три входа.

2 ил, (4) х(КТ) =х((К-2) T)+- x(KT)+4x ((K-1) T) +

ТС

+х1(К-2) T))(, (5) где Т вЂ” период дискретности, К=О, 1 „

2, Накапливающий сумматор 30 хранит

2р предыдущее значение интеграла, а через элемент 31 памяти и замыкающий контакт 22 формируется значения х((К-2)Tj для реализации соотношения (5).

25 Адаптивная система интегрирования работает следующим образом.

Дискретный сигнал х (КТ) с квантователя 1 подается на вход анализатора 2 и интегратор 4.

30 Вначале срабатывает анализатор 2, а затем работает интегратор 4. В анализаторе 2 последовательно вычисляются первая дх (КТ) и вторая ь х (КТ) разности, которые поступают соответственно на пороговые элементы 10 и 11, и проверяются условия (2), в зависимости от которых работают релейные элементы 12 и 13, контакты ко-. торых производят коммутацию связей

4р в интеграторе 4. Например, если сигнал х (t) постоянный, то первая pas-ность Ах(КТ) и вторая разность

Ьх (КТ) равны нулю, релейные элемен- ты 12 и 13 не срабатывают, входной сигнал х (КТ) .через размыкающий контакт 14 и второй блок 27 умножения на коэффициент Т поступает на первый вход накапливающего сумматора 5 и реализуется состояние (3).

Если x(t) изменяется по линейному закону, то срабатывает только первый релейный элемент 12 и через его коно такты 15 и 16, 17 и 18 сигналы с квантователя в виде x (KT) и с элемента 6 памяти анализатора в виде х ((К-1) T) поступают на входы первого блока 24 суммирования, а с него — на второй вход накапливающего сумматора

30 через третий блок 28 умножения с

Изобретение относится к области систем управления и измерительной техники и предназначено для интегрирования дискретных сигналов, Целью изобретения является повышение точности интегрирования сигналов без уменьшения периода дискретно сти.

Еа фиг.1 представлена блочная схема системы; на фиг.2 — структурная схема системы.

Система (фиг.1) содержит квантователь 1 входного сигнала по времени, анализатор 2 характера изменения входного сигнала, блок 3 коммутации, интегратор 4, накапливающий сумматор 5. Анализатор 2 (фиг.2) содержит основной элемент 6 памяти и дополнительный элемент 7 памяти на Т каждый, блок 8 вычисления первой и блок 9 вычисления второй разностей, первый пороговый элемент 10 и дополнительный пороговый элемент 11. На выходе блоков вычисления разностей последовательно формируются разности

2) х(КТ) =х(КТ) — х ((K-1) Т); ь х(КТ) =ах(КТ)-ьх ((К-1) Т), (l) а пороговые элементы 10 и 11 реализуют условия

) х(КТ)) Я,; )2 х(КТ)) Е1 >2>(KT)l< к, ), г (КТ)» (2) где 0(Е Е„„, i=122, и выдают сигналы на блок 3 коммутации, Блок 3 коммутации содержит первый

12 и дополнительный 13 релейные элеФ менты с замыкающими и размыкающими контактами, структурно расположенными в интеграторе 4.

Первый релейный элемент 12 имеет три контакта, из которых первый 14 размыкающий, второй 15 и третий 16 замыкающие.

Второй дополнительный релейный элемент имеет шесть контактов, из которых первый 17 и второй 18 размы каюшие, а третий 19, четвертый 20, пятый 21, шестой 22 контакты замыкающие.

Интегратор 4 содержит элемент 23 памяти на Тр, входом подключенный к выходу первого элемента памяти ана лизатора характера изменения входног сигнала, первый 24 и второй 25 блоки суммирования соответственно на два и три входа, четыре блока умножения, первый.26, второй 27, третий 28 и четвертый 29 с постоянными коэффициентами, соответственно равными 4, 39630 2

Т, Т/2, Т/3. Связи в интеграторе формируются замыкающими и размыкающими о контактами релейных элементов 12 и 13, реализующих интеграторы по правилам прямоугольника, трапеции и

1/3 Симпсона, разностные уравнения которых имеют вид

x (KT) =х((К-1) 2)+т х (KT); (3) х (Кт)=х((К-1) т)i- x(KT)+

-х ((К-1) T));

3 143 коэффициентом Т/2. В сумматоре 30 формируется значение х (КТ) по правилу трапеции C4) .

Если x(t) параболический, то срабатывают релейные элементы 12 и 13, так как А х (КТ) P E, Р х(КТ) Ег, и через их замкнутые !контакты 15, 16, 19, 20, 21 и 22 сигналы с квантователя 1, выходов элементов 6 и 23 памяти поступают на три входа второго блока 25 суммирования, а с него через четвертый блок 29 умножения с коэффициентом Т/3 — на третий вход накапливающего сумматора 5, где суммируется с сигналом х ((К-2) Т), поступившим с выхода элемента 31 памяти и замыкающим контакт 22 релейного элемента 13.

В результате реализуется интегрирование по правилу 1/3 Симпсона (5). При включении обратной связи через элемент 31 памяти и контакт 22 необходимо обнулить сумматор 30, так как в нем хранится значение x((K-1) Tj которое не используется в формуле (5) .

Формула изобретения

Адаптивная система интегрирования дискретных сигналов, содержащая квантователь входного сигнала по времени, вход которого является входом системы, интегратор, первый релейный элемент и анализатор характера изменения входного сигнала, выполненный на последовательно соединенных элементе памяти, блоке вычисления первой разности и пороговом элементе, выход которого подключен к управляющему входу первого релейного элемента системы, выход квантователя входного сигнала по времени подключен к первым выводам первого размыкающего и второго замыкающего контактов первого релейного элемента, к входу элемента памяти анализатора характера изменения входного сигнала и к другому входу блока вычисления первой разности анализатора характера изменения входного сигнала, о т л и ч а ю щ ая с я тем, что, с целью повышения точности интегрирования сигналов без уменьшения периода дискретности, она содержит дополнительный релейный элемент, накапливающий сумматор и . элемент памяти, подключенный входом к выходу накапливающего сумматора, который является выходом системы, интегратор выполнен в виде первого, 9630

40

50

55 ножения на постоянный коэффициент подключен череэ пятый замыкающий кон» такт дополнительного релейного эпемента к общему выводу третьего sa -

25 второго, третьего и четвертого блоков умножения на постоянные коэффициенты и первого и второго блоков суммирова" ния, подключенных выходами к входам соответственно третьего и четвертого блоков умножения на постоянные коэффициенты, выход первого блока умножения на постоянный коэффициент соединен в интеграторе с первым входом его второго блока суммирования, а вы-.. ходы второго, третьего и четвертого блоков умножения на постоянные коэффициенты интегратора подключены соответственно к первому, второму и, третьему информационным входам накапливающего сумматора, анализатор ха" рактера изменения входного сигнала

4 дополнительно содержит последовательно соединенные дополнительный элемент памяти, блок вычисления второй раэ" ности и дополнительный пороговый элемент, выход которого подключен к управляющему входу дополнительного релейного элементы системы, вход дополнительного элемента памяти и другой вход блока вычисления второй разности анализатора характера изменения входного сигнала подключены к выходу блока вычисления первой разности, выход первого элемента памяти анализатора характера изменения входного сигнала подключен через последовательно соединенные третий замыкающий контакт релейного элемента и пер. вый размыкающий контакт дополнительного релейного элемента к первому входу первого блока суммирования интегратора, второй вход первого блока суммирования которого подключен через второй размыкающий контакт дополнительного релейного элемента к второму выводу второго замыкающего контакта релейного элемента, а их общий вывод подключен через третий замыкающий контакт дополнительного релейного элемента к второму входу. второго блока суммирования интегратора, третий вход второго блока суммирования интегратора подключен через четвертый замыкающий контакт дополнительного релейного элемента к выходу дополнительного элемента памяти анализатора характера изменения входного сигнала, вход первого блока ум"

5 1439630 6 кающего контакта релейного элемента первого размыкающего контакта релейи первого размыкающего контакта ного элемента, выход элемента памяти дополнительного релейного элемен- подключен через шестой замыкающий та, вход второго блока умноже" контакт дополнительного релейного ния на постояйный коэффициент интег- элемента к четвертому информационно5 ра тора соединен с вторым выводом му входу накапливающего сумматора.

Т)

Составитель А,Маслов

Редактор Л.Гратилло Техред М.Ходанич Корректор М. Васильева

Заказ 6080/50 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4