Устройство для вычисления модуля комплексного числа

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1444750 А 1 (su 4 С 06 F 7/38

fl

l4

t I

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИР— " . - ", К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3975313/24-24 (22) 14. 11.85 (46) 15. 12.88. Вюл. У 46 (72) А. B.Äðoçä, Е.Л.Полин, В.Н.Лапин, В.А.Кравцов и В.В.Лебедь (53) 681 . 325 (088. 8) (56) Авторское свидетельство СССР

9 1104505, кл. G 06 Р 7/38, 1983. . Авторское свидетельство СССР

У 1193662, кл. G 06 F 7/38, 1984. (54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

МОДУЛЯ КОМПЛЕКСНОГО ЧИСЛА, содержащее три сумматора, два коммутатора, первый блок свертки по модулю три, блок сумматоров по модулю два, сумматор по модулю три, причем вход первого аргумента устройства соединен с входом первого слагаемого первого сумматора, инверсный вход второго слагаемого которого соединен с входом второго аргумента устройства, входы второго и первого аргументов устройства соединены с входами первых слагаемых соответственно второ= го и третьего сумматоров непосредственно и со сдвигом на один разряд в сторону младших разрядов с входами вторых слагаемых третьего и второго сумматоров соответственно, выходы второго и третьего сумматоров соединены с первым и вторым информационными входами первого коммутатора со ответственно, управляющий вход которого соединен с выходом знакового разряда первого сумматора и с управляющим входом второго коммутатора, первый и второй информационные входы которого соединены с младшими разрядами входов первого и второго аргументов устройства соответственно, выход первого коммутатора соединен с входом первого блока свертки по модулю три и является выходом модуля комплексного числа устройства, выход знакового разряда первого сумматора соединен с первым входом блока сумматоров по модулю два, о т— личающееся тем, что, с целью сокращения аппаратных затрат за счет формирования контрольных сигналов без использования контрольных разрядов аргументов, устройство содержит второй блок свертки по модулю три и блок сравнения, причем информационный вЫход первого сумматора соединен с входом второго блока свертки по модулю три, выход которого соединен с вторым входом блока сумматоров по модулю два, выход которого соединен с первым входом сумматора по модулю три, второй вход которого соединен с выходом второго коммутатора, выход сумматора по модулю три является выходом контрольных разрядов устройства и соединен с первым информационным входом блока сравнения, второй информационный вход которого соединен с выходом первого блока свертки по модулю три, выход признака равенства блока сравнения является контрольным выходом устройства.

1444750

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях автономно или в качестве фун5 кционапьного расширителя в составе больших ЭВМ.

Цель изобретения — сокращение аппаратных затрат за счет формирования контрольных сигналов без использования контрольных разрядов аргументов.

На чертеже изображена функциональная схема предлагаемого устройства.

Устройство содержит первый 1, второй 2 и третий 3 сумматоры, первый 4 и второй 5 коммутаторы, первый блок 6 свертки по модулю три, блок 7 сумматоров по модулю два, второй блок 8 свертки по модулю три, сумматор 9 по модулю три, блок 10 сравнения, вход 20

11 первого аргумента, вход 12 второго аргумента, выход !3 модуля комплексного числа, контрольный выход

14 и выход 15 контрольных разрядов.

Устройство работает следующим образом.

Через вход 11 первого аргумента на входы первого слагаемого первого сумматбра 1 и на вход первого слагаемого третьего сумматора 3 поступает и-разрядная мантисса а прямого кода действительной части комплексного числа (и — 1) старших разрядов и младший разряд мантиссы поступает также соответственно на вход второго слагаемого второго сумматора 2 со сдвигом на один разряд вправо и на первый информационный вход второго коммутатора 5.

Через вход 12 второго аргумента на инверсный вход второго операнда первого сумматора 1 и на вход первого слагаемого второго сумматора 2 поступает и-разрядная мантисса Ь прямого кода мнимой части комплексного числа, (n — 1) старших разря45 дов и младший разряд мантиссы Ъ поступает соответственно на вход второго слагаемого третьего сумматора 3 со сдвигом на один разряд вправо и на второй информационный вход второго коммутатора 5. При этом первый сумматор 1 вычисляет разность кодов а, — Ъ, знак (ЗН) которой с выхода первого сумматора 1 поступает на управляющие входы первого 4 и второ- 55

ro 5 коммутаторов.. Второй сумматор

2 определяет сумму М1 мантиссы Ъ со сдвинутой на один разряд вправо ман1 тиссой а : М2 = b + — а.

Третий сумматор 3 вычисляет сумму М2 мантиссы а со сдвинутой на один разряд вправо мантиссой Ъ; М2

=а+ — Ь.

l

Коды М1 и М2 с выходов второго

2 и третьего 3 сумматоров поступают на первый и второй информационные входы первого коммутатора 4, который транслирует на выход 13 устройства код М1 при ЗН = 1 и код М2 при

ЗН = О.

Второй коммутатор 5 транслирует на выход младший разряд мантиссы < при ЗН = 1 или мантиссы Ъ при ЗН=О.

Для вычислений контрольных разрядов в КМ модуля комплексного числа М отметим, что

М1 mod 3 = (Ь + — а) mod 3 =

2 (Ь вЂ” а) mod 3;

М2 mod 3 = (а + — Ъ) mod 3

2 — (а — Ъ) mod 3 = -M mod 3

Таким образом, контрольные разряды КМ могут быть получены путем анализа разности кодов a — Ь. Для этого разность кодов а — Ь с выхода первого сумматора 1 поступает на вход второго блока 8 свертки по модулю три.

При: этом на выходе второго блока 8 свертки по модулю три вырабатьг вается контрольный код КИ! разности кодов а — Ъ. Код КМ2 поступает на второй вход блока 7. На первый вход блока 7 с выхода первого сумматора

1 поступает знак ЗН. При этом на выГ ход блока 7 транслируется код КМ2 при ЗН = 0 и код, равный КМ 2, при

ЗН= 1.

На входы сумматора 9 по модулю три поступают код с выхода блока 7 и теряемый младший разряд д или Ь с выхода второго коммутатора 5. Полученные на выходе сумматора 9 по модулю три контрольные разряды КМ модуля комплексного числа M поступают на выход 15 контрольных разрядов устройства, а также на один из.входов блока 10 сравнения. На другой вход блока 10 сравнения приходят

Составитель

Редактор А.Ревин Техред M.Õîäàíè÷

Корректор М.немчик

+Заказ 6506/47 Тираж ?04 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж"35, Рауюская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 з 1444750

4 контрольные разряды модуля комплекс- числа, полученные различными спосоного числа M. бами, и вырабатывает сигнал контроБлок 10 сравнения сравнивает конт- ля, свидетельствующий о правильности рольные разряды модуля комплексного функционирования устройства.