Преобразователь двоичного кода в двоично-десятичный

 

Изобретение относится к вычислительной технике,-к устройствам преобразования кодов. Цель изобретения - повьшение надежности работы преобразователя за с-чет введения в блок 5 дешифрации селектора 7, управляемого сигналами признака тетрады. Это позволяет надежно формировать нужный позиционный код любой тетрады. В состав преобразователя входят регистр 1 входного кода для временного хранения входного числа, сумматор 3 для вычитания числа тетрады из преобразуемого числа, блок 4 управления вычи танием для формирования сигналов признака тетрады, шифратор 9 для формирования двоичного кода тетрады, ком- 1-{утатор 1 Н регистр выходного кода для записи и временного хранения двоично-десятичного кода преобразуемого числа. Принцип работы преобразователя основан на выделении из преобразуемого числа в блоке дешифрации позиционного кода, эквивалентного числу старшей тетрады, преобразовании этого кода в двоичн -лй код числа тетрады и вычитания этого кода в комбинационном сумматоре 3 из преобразуемого числа и занесении результатов вычитания во входной регистр 1 для дальнейшего преобразования. В шифраторе 10 позиционньш код тетрады преобразуется в дво -ганый код тетрады, который через коммутатор 11 поступает в выходной регистр 2 для временного хранения . Последующие циклы формирования послед: тощих тетрад осу1дествляются аналогично по ка:-кдому импульсу тактовой частоты. Преобразование продолжается до тех пор. пока результат вычитания станет меньше десяти, 2 ил. to

со)03 СОВетсних социАлистич)=они х КС)ЪВЛИН гП, -I 03 i(7/)э госудА ственн) )й номитет

r„o иаоВ) чтениям и отн),)тиям при гннт ссср (21) 4238025/24-24 (22) 04.05.87 (46) 30.12.88. Бюл. ¹ 48 (72) П.П. Никонович, О.И. Пинчук и В.М..Грачева (53) 681.325(088.8) (56} Авторское свидетельство. СССР № 1198756, кл., Н 03 М 7/00,1985.

Авторское свидетельство СССР

¹ 1330762, ь,л. Н 03 N 7/12, 1985. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО 1ОДА

В ДВОИЧНО-ДЕСЯТИЧНЬЙ (57) Изобретение относится к вычислительной технике, к устройствам преобразования кодов. Цель изобретения— повышение надежности работы преобразователя за счет введения в блок 5 дешифрации. селектора 7, управляемсго сигналами признака тетрады. Это позволяет надежно формировать нужный позиционнь)й код любой тетрады. Б состав преобразователя входят регистр

1 входного кода для временного хранения входного числа, сумматор 3 для вычитания числа тетрады из преобразуемого числа, блок 4 управления вычитанием для формирования сигналов при„„SU „., 1) 4484)) 2 знака тетрады, шифратор 9 для формирования двоичного ксдг тетрады, коммутатор 11 и регистр выходного кода для записи и временного хранения двоичнс-десятичного коца преобразуемого чисга. Принцип работы преобразователя основан на выделении из преобразуемого исла в блоке дешифрации позиционного кода, эквивалентного числу стар-. шей тетрады, преобразовании этого кода в двсичн.;1й код числа тетрады и вычитании этого коца в комбинационном сумм;."".îðå 3 из преобразуемого числа и занссении результатов вычитания во в.=сцнсй регистр 1 для дальнейшего преобразования. Б шифраторе 10 позиционный код тетрады пресбразуется в двоичный код тетрады, который через коммутатор )1 поступает в выходной регистр 2 для временного хране- С ния. Последующие циклы формирования последующих тетра:, осуществляются аналогично по ка:кдсму импульсу тактовой частоты. Преобразование продолжается до тех пор, пока результат вы-питания стане г меньше десяти. 2 ил. 4 ))

1 1448

Изобретение относится к автоматике и вычислительной технике и может быть использовано в преобразующих устройствах специализированных вычислительных машин, оперирующих в двоич- 5 ной системе счисления и выдающих результат обработки в десятичной системе.

Цель изобретения — повышение на 1О дежности работы преобразователя.

На фиг. 1 приведена блок-схема предлагаемого преобразователя; на фиг. 2 — функциональная схема блока дешифрации с примером исполнения пре-15 образователей 1-го разряда тетрад десятков, сотен и тысяч, селектора и схемы приоритета.

Преобразователь (фиг. 1) содержит регистры входного 1 и выходного 2 кодов, сумматор 3, блок 4 управления вычитанием, блок 5 дешифрации, состоящий иэ узла 6 формирования позиционных кодов, селектора 7 и схемы 8 приоритета, первый и второй шифраторы25

9 и 10 и коммутатор 11. На фиг. 1 обозначены информационные 12 и тактовые 13 входы, выходы 14 и 15 преобразователя для выдачи соответственно двоично-десятичного кода и единич- 30 ного позиционного кода тетрады, а также выходы 16-18 блока 4 управления вычитанием, элементы ИЛИ 19-24 и элементы И 25-27.

Регистр 1 предназначен для хране- 35 ния преобразуемого входного числа и результата вычитания сумматора. Регистр 2 предназначен для временного хранения выходного двоично-десятичного числа. Сумматор 3 предназначен 40 для получения разности между преобразуемым двоичным числом, поступающим от регистра I, и двоичным числом тетрады, формируемым в шифраторе 9 числа тетрады. Блок 4 управления вычитанием45 предназначен для формирования сигналов признака тетрады (тысяч, сотен, десятков}. Блок 5 дешифрации предназначен для формирования позиционного десятичного кода тетрады с учетом сигналов признака тетрады, Узел 6 формирования позиционных кодов осуществляет формирование возможных позиционных кодов тетрады тысяч, сотен и десятков. Селектор 7 разрешает про->> хождение на его выход позиционных кодов, принадлежащих только одной тетраде, Схема 8 приоритета устанавливает приоритет от старшего (9-ro

412 2 разряда) к младшему (1-му разряду) и выделяет только старший позиционный разряд любой тетрады, Шифратор 9 преобразует последовательный десятичный код с учетом сигналов признака тетрады в параллельный двоичный код для формирования двоичного кода числа любой тетрады. Коммутатор 11 предназначен для формирования двоичного кода любой тетрады.

Назначение, схемное решение блока

4 и принцип его работы, а также шифраторов 9 и 10 и коммутатора 11 аналогичны известным. Блок 4 управления вычитанием служит для анализа всех разрядных входов информационного кода преобразователя, поступающих от регистра 1. Условие формирования сигналов признаков тысяч, сотен и десятков на выходах 16-18 блока 4 управления вычитанием следующее:

Выход !6=f,=2 +2 +2 +2 2 2

«2 2 (2 +2 )

Быход 17 =f Д s +2>+2 +2e,2s(2<+2+

+2 )3

Выход 18=fq=f,f,(2 +2 +2 "+2 (2 +

+2 )1

Блок 5 дешифратора служит для формирования единичного позиционного кода, разряды которого формируются в соответствии со следующими условиями: выход девятого (старшего) разряда

N", C 2 2 2 (2 +2 +2 +2>+2"-)+Д -2

„(25+242 (22+2т) . выход восьмого разряда

= ч,(Т.2 «.2 "2 "2 < 2 (2 +2 )+

+С 2 2 (2+26 )+Д2 2 ) выход седьмого разряда ц = М,u Т 2 2 " (2 +2 - 2 (2"+2 (2 +

+24+2 )j +0 .29 (21+2 (2 +2 Б 74 2 2 ))+

+Д 2 (2 2 .2 }) выход шестого разряда

+2e 2 24, )- C.2 t2ò 2 (2 +2 4 2 ьЯ+

«(2 +2 .2 2 2 )J; выход пятого разряда ,Р,@Т, 2 а o +2 о, 29. 27 (2 +

+2 +2 +2 ç ) +C 32 +? e 2 2 2 2 4 (2 - +

+2 ) )+Д 2 2 (2 +2 +2 ) ; выход четвертого разряда ь =4V VsVe4s Т(2 +2" 2 "2 2 2 (2 +2 )) +С-2 2 (2 +2 +2 )+Д.2 (2 +

+29)1 ° выход третьего разряда

11 =4> Vg4p g 9g V Т 2" (2" +2 2

2 (2ь+2 . 2 2 )!+С-2.1(2 +2 +2 (2 +

+2 2 )j +gi2 +2 2 2 2 ) ; выход второго разряда и на входы шифраторов 9 и 10. В шифраторе 9 с учетом сигналов признака тетрады, поступающих на его управляющие входы от блока 4, формируется двоичный код числа тетрады. Этот код поступает на вторые входы сумматора

3, где вычитается иэ числа, поступающего на его первые входы от регистра 1.

При поступлении импульса тактовой частоты с входа 13 на тактовый вход регист 1 результат вычитания из сумматора 3 заносится в регистр 1 для дальнейшего преобразования. Операция вычитания повторяется с приходом каждого импульса тактовой частоты и осуществляется до тех пор, пока число в регистре 1 не станет меньше десяти.

Десятичный код тетрады с выхода блока

5 преобразуется в двоичный код тетрады в шифраторе 10. Этот код тетрады через коммутатор 11, управляемый сигналами признака тетрады, которые поступают от блока 4 управления вычитанием и синхронизируемый импульсами тактовой частоты, которые поступают со входа 13 преобразователя, поступает на соответствующие входы регистра 2 для временного хранения.

По каждому импульсу тактовой частоты в регистр 2 заносится одна тетрада двоично-десятичного числа. Двоичный код тетрады единиц формируется B регистре 1. Так, например, число 6789 преобразуется за 3 такта, причем в первом такте формируется двоичный код 6 (0110) и сигнал признака "тысячи, который коммутирует этот код на входы регистра 2 в тетраду "тысяч". Во втором такте формируется двоичный код числа 7 (0111) и признак

"сотен", который коммутирует этот код в тетраду "сотен" регистра 2. По третьему такту формируется двоичный код числа 8 (1000) и сигнал признака

"десяток". Этот код поступает в регистр 2 в тетраду "десятков", Двоичный код "единиц", равный 9 (1001), формируется в регистре 1 по третьему такту.

Ф о р м у л а изобретения

Преобразователь двоичного кода в двоично-десятичный, содержащий регистр входного кода, информационные входы которого соединены с выходами сумматора, а выходы подключены к соответз 1448412

r1 =, Ч, Чз Ч Рю 6 М (Т-t 2 " +2 2 9. 1

«2 . 2 (2 +29 )+C (2 +2 r 2 (2 +2 +21) 1ь

+Д .2 Ф (2 +2 а ) 1 ° выход первого (младшего) разряда = Ж Ч ЧэЧ4

+Д(2 +2 (2 +2 )Ц где Т, С, Д вЂ” приз яаки тетрады тысяч, сотен и десятков соответственно; 10 ! Ц с 2 по 2 — разрядные входы информационного числа.

Первый шифратор 9 работает следующим образом.

На его управляющие входы с 15 первого по третий поступают сигналы

f f > от блока 4, а на информационные входы с первого по девятый поступают сигналы —, с блока 5. При этом при появлении на информационных вхо- 20 дах шифратора 9 единицы, например, в первом разряде 1 и единицы в первом разряде f> на управляющих входах на выходе шифратора 9 формируется двоичный код числа тетрады с наличием еди- 25 ницы в разрядах 2з и 2, что соответ1 ствует числу 10. Если поступят сигна лы и f то выходной код числа тетрады будет принимать значение "l

2 в разрядах 2, 2 и 2, что соответ- ЗО ствует числу 100. Если поступят сигналы и f то сформируется число

1000, т.е ° на выходе будут "1" в разрядах 2 и с 2 по 29.

Преобразователь двоичного кода в

) двоично-десятичный работает следующим образом.

В исходном состоянии в регистр 1 записано с входов 12 преобразуемое число, регистр 2 установлен в исход- 40 ное нулевое состояние. Число, записанное в регистр 1, анализируется в блоке 4 управления вычитанием. Если анализируемое число содержит тысячи то появляется сигнал признака "тысяч 4я на выходе 16 блока 4; если число не содержит"тысяч, а содержит "сот— ни", то появляется сигнал признака

"сотен" на выходе .17 блока 4, а если оно содержит только десятки", то по- щ является сигнал признака десяток на выходе 18 блока 4. Одновременно осуществляется анализ разрядов двоичного кода в блоке 5 дешифрации (фиг. 1, фиг. 2), в котором формиру— ется единичный позиционный код тетрады с учетом сигналов признака тетрад, поступающих от блока 4. Этот код поступает на выходы 15 преобразователя

I4484t2 ствующим входам блока управле -:::; вЂ, в=,-читанием и первой группе входе:; сумматора управляющие вхгвы которого и управляющие входы комму,:-:";cpa и-.;:— ключены к выходам блока ут:::::зле . ;:я вычитанием тактовый и устав-: аиньки входы преобразователя соед."=- е:::. л соответственно с тактовьм и устячовc-- .-серп

gPvl7PUI7VI38

:- ..-хр;.-:д ".:!,,::-:;дык Корректор H. Куска

Редактор Т. Парфене«=:,à==

Заказ 6852/ 56 Подписное

ВНИИПИ Государственного комитета па изобретениям и открытиям при ГКНТ СССР

113035. 1» осква, !il"-.-5, Раущская наб., д. 4/5

Производственно- юлигвафическоe -. ре:,;приятие, г. Ужгород, ул. Проектная, 4 ным входами регистра в:<ог:„":1огc кода» блок дешифрации состоящий >ç уз. =-. формирования позицнонньг.".:,адов и схемы приоритета в. .оды блок,". д."-.:,,!-:— рации подключены к соответ:" =, - -. выходам регистра входного :.о;.;а,. а выходы подключены к информац-..cüÿ.-!-,.входам перво о и второго 1= нфраг-.pc.» и являются первыми взГ<од=".!»:и:::р:,>о

,c=-.ателя„ вторые выходы которого соединены с выходами регистра выходного кода,. входы которого соединены с выходами коммутатора, выходы первого и второго шифраторов соединены соответственно с второй группой входов суьматора и информационными входами кcммутатора, о т л и ч а ю щ и й— с я тем, что, с целью повышения надежности, блок дешифрации преобразо=.àòåëÿ содержит селектор, информацио-,:-,"ь1е входы и выходы которого соеди. ены соответственно с выходами узла формирования позиционных кодов и входами схемы приоритета, а управля1ок ие входы селектора подключены к вьгадам блока управления вычитанием.