Преобразователь кодов

 

Изобретение относится к вычислительной технике и может быть использовано в системах передачи информации для преобразования равновесной формы кода с иррационными отрицательными основаниями в двоичньш код. Цель изобретения - упрощение устройства. Устройство содержит блок 2 формирования импульсов,, накапливающий сумматор 4, счетчик 5 адреса, преобразователь 1 последовательного кода в параллельный, блок 3 хранения двоичных эквивалентов. Предлагаемое устройство позволяет снизить аппаратурные затраты за счет применения одноступенчатой схемы накапливающего сумматора и уменьшения емкости ПЗУ. 2 3.п. ф-лы, 1 табл., 3 ил.

СОЮЗ СОВЕТСНИХ . СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 H 03 М 7/12

t

БИБЛ!O i E i.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4250031/24-24 (22) 24,05.87 (46) 07.01.89. Бюл. И- 1 (72) А.П.Стахов, Н.А,Соляниченко, В.В.Замчевский, О.Н.Тарасова и Н.П.Иарцев (53) 621.335 (088.8) (56) Авторское свидетельство СССР

В 662933, кл. Н 03 M 7/12,. 1977.

Авторское свидетельство СССР М - 798800, кл. H 03 -M 7/12, 1978. (54) ПРЕОБРАЗОВАТЕЛЬ КОДОВ (57) Изобретение относится к вычислительной технике и может быть использовано в системах передачи инSU 1450112 А1 формации для преобразования равновесной формы кода с иррационными отрицательными основаниями в двоичный код. Цель изобретения — упрощение устройства. Устройство содержит блок

2 формирования импульсов, накапливающий сумматор 4, счетчик 5 адреса, преобразователь 1 последовательного кода в параллельный, блок 3 хранения двоичных эквивалентов. Предлагаемое устройство позволяет снизить аппаратурные затраты за счет применения одноступенчатой схемы накапливающего сумматора и уменьшения емкости ПЗУ.

2 з.н. ф-лы, 1 табл., 3 ил.

1450112

Изобретение относится к вычислительной технике и может быть ис" пользовано в системах передачи информации для преобразования равновесной формы кода с иррациональными от5 рицательными основаниями в двоичный код.

Целью изобретения является упрощение преобразователя. 10

На фиг.1 приведена функциональная . схема преобразователя; на фиг.2— функциональная схема преобразователя последовательного кода в параллельный; на фиг.3 - блок Формирования им- 15 ! пульсов.

Преобразователь содержит преобразователь 1 последовательного кода в параллельный, блок 2 формирования импульсов, блок 3 хранения двоичных эк- 20 вивалентов, накапливающий сумматор 4, счетчик 5 адреса, тактовый вход 6, информационный вход 7, вход начальной установки 8, входы и выходы блоков— вход 9 задания режима, выход 10 вто- 25 рого старшего разряда, входы 1 1 и 12 разрядов задания режима, выход 13 первого старшего разряда, адресные входы 14 и 15, выход 16 старших разрядов адреса, выходы разрешения суммирования 17 и сброса 18, вход

19, выход 20 преобразователя.

Преобразователь 1 содержит вход

21 первого разряда, коммутаторы 2224, сдвиговый регистр 25, триггер

26, сдвиговый регистр 27, триггеры

28 и 29.

Блок 2 формирования импульсов содержит сумматор 30, элементы И 31 и

32, элемент 33 задержки и элемент 40

НЕ 34.

Устройство работает следующим образом.

По сигналу начальной установки и по приходу переднего фронта перво- 45 го тактирующего импульса исходный п-разрядный код с иррациональными отрицательными основаниями (ИОО) по входу 7 заносится в регистры 25 и 27 и одновременно происходит установка в нулевое состояние накапливающего сумматора 4 и счетчика 5 адреса. На выходах 10 и 13 появляется значение п-ro и (и-1)-го разрядов входного кода с ИОО, которые поступают соответственно на входы 11 и 12 блока 2 формирования импульсов, а также поступают,соответственно на первый и . второй входы сумматора 30 по модулю два (фиг.3) и на первый и второй входы элемента И 32 блока 2 формирования импульсов, на третий вход элемента И 32 через элемент 33 за" держки блока 2 формирования импульсов поступает тактирующий сигнал.

Элемент 33 задержки задерживает так тирующий сигнал на время, необходимое для переключения триггеров преобразователя 1.

Если а = 1 и а,= 1 (фиг,3), то на выходе второго элемента И 32 блока 2 формирования импульсов появляется единичный сигнал, который поступает на выход 18 блока 2 формирования импульсов и на установочный вход l9 преобразователя 1. По этому.сигналу (фиг.2) происходит установка триггера 26 и триггера 29 в нулевое состояние и установка в единичное состояние триггера 28, т.е. старшие разряды входной кодовой посылки принимают следующие значения: а = О, а, = О, а „ = 1. Таким образом осуществляется операция свертки.

В зависимости от установившегосякода адреса блока 3 на его выходе появляется двоичный эквивалент веса двух разрядов (а „ и а „,) кода с ИОО (таблица), который поступает на соответствующие входы накапливающего сумматора 4. Если старшие разряды а. и а „, входной и-разрядной кодовой посылки с ИОО (Фиг.З) не равны единице (а„а „„Ф 11) и не равны нулю (а„а „, Ф 00), то на выходе 17 блока

2 Формирования импульсов появляется импульс, который поступает на вход накапливающего сумматора 4.

Двоичные эквиваленты весов 8-разрядного кода с ИОО представлены в таблице.

Происходит сложение содержимого накапливающего сумматора 4 с информацией на его информационных входах, Если а„а.,,= 11 или а„а „„= 00, то содержимое накапливающего сумматора

4 в данном такте преобразования не изменяется. На этом заканчивается первый такт преобразования, По приходу переднего фронта следующего тактирующего импульса происходит сдвиг на два разряда содержимого регистров 25 и 27, счетчик 5 ад— реса изменяет свое состояние на единицу. Далее процесс преобразования повторяется, так и на первом такте преобразования.

3 1450112

Для преобразования и-разрядной входной кодовой посылки необходимо

n/2 тактов преобразования, так как преобразование входной и-разрядной кодовой посылки с ИОО осуществляется по два разряда на каждом такте преобразования.

При записи входной и-разрядной кодовой посылки с ИОО преобразователь 1 (фиг.2) независимо от значения первого разряда, который являет" ся младшим разрядом а, входной иразрядной кодовой посылки с ИОО, на первый информационный вход сдвигового регистра 25 поступает уровень логического "0", поскольку вес младшего разряда и-разрядной кодовой IIo сынки с ИОО равен "0". Это привопит к тому, что на последнем такте преобразования не возникает комбинация а а „ = 11, которая требует выполнения операции свертки.

По окончании преобразования результат преобразования находится в накапливающем сумматоре 4.

Формула изобретения

1. Преобразователь кодов, содержащий преобразователь последовательного кода в параллельный, счетчик адреса, блок хранения двоичных эквивалентов и накапливающий сумматор, выход которого соединен с выходом преобразователя, информационный вход которого соединен с информационным . входом преобразователя последовательного кода в параллельный, вход задания режима которого соединен с входом начальной установки преобразователя и входом установки в "0" счетчика адреса, выход которого соединен с входом старших разрядов адреса блока хранения двоичных эквивалентов, выход которого соединен с информационным входом накапливающего сумматора, о т л и ч а ю щ и йс я тем, что, с целью упрощения, он содержит блок формирования импульсов, вход задания режима которого соединен с выходом преобразователя последовательного кода в параллельный, устано.вочный вход которого соединен с вы" ходом сброса блока формирования импульсов, выход разрешения суммирова" ния которого соединен с входом синхронизации накапливающего сумматора, вход установки в "0" которого соеди5

40 нен с входом начальной установки преобразователя, тактовый вход которого соединен со счетным входом счетчика адреса, тактовым входом блока формирования импульсов и входом синхронизации преобразователя последовательного кода в параллельный, выход старшего разряда которого соединен с входом младшего разряда адреса блока хранения двоичных эквивалентов.

2. Преобразователь по п,1, о т— л и ч а ю щ и .й с я тем, что преобразователь последовательного кода в параллельный содержит три коммутатора, три триггера, два сдвиговых регистра, причем информационные входы нечетных разрядов с третьего по (n-3)-й блока хранения, где и-разрядность входного кода, соединены с информационными входами соответственно с второго по (n-2)/2 разрядов первого сдвигового регистра, информационный вход первого разряда. которого соединен с входом ло ического нуля, информационные входы (п-1)-ro, (n-2)-ro и и-ro разрядов преобразователя соединены с первыми информационными входами соответственно первого, второго и третьего коммутаторов, вторые информационные входы которых соединены соответственно с последовательным выходом первого сдвигового регистра, последовательным выходом второго сдвигового регистра и выходом первого триггера, вход установки в "1" которого соединен с входами установки в 0н второго и третьего триггеров и входом установки преобразователя, вход синхронизации которого соединен с входами синхронизации с первого по третий триггеров и входами сдвига первого и второго сдвиговых регистров, информационные Bxopbl четных разрядбв с второго по (n-4)-й преобразователя соединены с информационными входами соответственно с первого по (и-4) /2 второго сдвигового регистра, выходы второго и третьего триггеров соединены с выходом преобразователя, причем выход третьего триггера является выходом старшего разряда преобразователя, вход задания режима которого соединен с управляющим входами комму" таторов и установочными входами сдвиговых регистров, 3. Преобразователь по п.1, отличающийся тем, что блок

1450112 формирования импульсов содержит сумматор по модулю два, два элемента И, элемент HE и элемент задержки, причем входы первого и второго разрядов задания режима блока формирования им5 пульсов соединены с соответствующими входами сумматора по модулю два и первого элемента И, третий вход которого соединен с выходом элемента 10 задержки и входом элемента НЕ, выход

L которого соединен с первым входом второго элемента И, второй вход и выход которого соединены соответственно с выходом сумматора по модулю два и выходом разрешения суммирования блока формирования импульсов, выход сброса и тактовый вход которого соединены соответственно с выходом первого элемента И и входом элемента задержки.!

Адрес

Веса кода с

ИОО

Входы блока хранения двоичных эквивалентов

Выходы блока хранения двоичных эквивалентов

2 2

Знак 2 2 2

1 (2 2 2

О

О

О

0 0 0

0 . О

2 0 1

3 0 1

4 1 0

5 1 0

6 1 1

7 1 1

1 о з

О о

О 1

О 1

1 О

О О

О 1

1450112

Составитель А.Зорин

Техред М.Дидык

Корректор М. Васильева

Редактор Г.Волкова

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Заказ 6976/55 Тираж 929 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д . 4/5