Буферное запоминающее устройство

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН цц 4 G 11 С 19/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 3972406/24-24 (22) 04,11.65 (46) 15.03.89. Бюл. М 10 (72) В.M.Ãðèöü, В.С.Лупиков и E.Â.Îëåðèíñêèé

{53) 681.327 (088.8) (56) Авторское свидетельство СССР

У 515154, кл. G 06 F 12/00, 1976.

Авторское свидетельство СССР

Ф 1111202, кл. С 06 F 12/00, 1984. (54) (57) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее первый блок памяти, информационные выходы которого подключены к входам первой группы первого регистра, выходы которого являются информационными выходами устройства, адресные входы первой и второй групп первого блока памяти соединены соответственно с выходами счетчика адресов записи и счетчика адресов чтения, счетные входы которых соединены соответственно с вхо- . дами прямого и обратного счета реверсивного счетчика, выходы которого подключены к входам первого дешифратора, выходы которого являются первым и вторым управляющими выходами устройства, установочные входы счетчиков адресов записи, чтения и ре- . версивного счетчика объединены и являются установочными входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения информационной емкости устройства, в него введены первый и второй коммутаторы, второй и третий дешифраторы, вычитающий счетчик, второй регистр, второй блок памяти, первый и второй элементы ИЛИ, блок управления, причем информационные входы первого блока

„„Я0„„1465912 д1 памяти соединены с выходами первого ксммутатора, входы которого являются информационными входами устройства, первый вход блока управления соединен с входом записи второго регистра и является первым управляющим входом устройства, второй вход блока управления соединен с входом сброса первого регистра и является вторым управляющим входом устройства, входы записи первого регистра соединены соответственно с выходами второго дешифратора и первым выходом блока управления, второй выход которого подключен к входу стробирования второго дешифратора и первому входу первого элемента ИЛИ, второй вход которого соединен с третьим выходом блока управления, четвертый выход которого подключен к первому управляющему входу первого блока памяти, входу

1 стробирования третьего дешифратора, счетному входу счетчика адресов за-. писи и первому входу второго элемента ИЛИ, выход которого соединен со счетным входом вычитающего счетчика, а второй вход подключен к выходу первого элемента ИЛИ и счетному входу счетчика адресов чтения, вход запис:и вычитающего счетчика соединен с шестым выходом блока управления, пятый выход которого является третьим управляющим выходом устройства, инфор-, мационные входы вычитающего счетчика соединены с выходами второго блока памяти, выходы группы вычитающего счетчика соединены с входами . групп второго и третьего дешифраторов, выходы третьего дешифратора подключены к управляющим входам первого коммутатора, адресные входы второго блока

1465912 памяти соединены с выходами второго коммутатора, входы первой и второй групп которого соединены соответст Венно с выходами второго регистра и соответствующими выходами первого регистра, управляющий вход второго

Коммутатора соединен с вторым управЛяющим входом первого блока памяти

|

Изобретение относится к вычисли1 тельной технике.

Цель изобретения - повышение ин формационной емкости устройства.

На фиг.1 приведена структурная ,схема буферного запоминающего уст ройства; на фиг.2 — структурная схе.ма блока управления; на фиг.3 - -то же, блока памяти.

Устройство содержит первый блок

t1 памяти, первый регистр 2, первый коммутатор 3, информационные входы, 4 и выходы 5, счетчик 6 ацресов записи, счетчик 7 адресов .чтения, реверсивный счетчик 8, первый 9, вгорой 10 и третий 11 дешифраторы, вы читающий счетчик 12, второй блок 13 памяти, второй коммутатор 14, второй регистр 15, второй 16 и первый 17 элементы ИЛИ, блок 18 управления, входы 19, 20 управления., выходы 2123 управления, вход 24 установки.

В одном из вариантов блок 18 управления может содержать триггеры

25, 26, элементы ИЛИ 27-29, элемен— ты 30-34 задержки, элементы 35-37.

Б одном из вариантов блок 1 памя ти может содержать накопитель 38, коммутатор 39, элемент 40 задержки и формирователь 41.

Устройство работает следующим образом.

Перед началом работы сигналом по входу 24 установки счетчики 6-8 и триггер 25 блока 18 управ. пения устанавливаются в нулевое состояние.

Высокий уровень на выходе 23 уп-. равления устройства свидетельствует о том, что устройство готово к выполнению одной из двух операций; записи данных или чтения данных. Низкий и седьмым выходом блока управления, третий вход которого соединен с выходом вычитающего счетчика, информационные входы второго регистра соединены с одними из входов первого коммутатора, четвертый вход блока управления подключен к установочному входу устройства. уровень сигнала на выходе 23 свидетельствует о том, что устройство занято выполнением операции и обращение к нему запрещено.

5 Сигналы на выходах 21 и 22 управления устройства, т.е. на выходах дешифратора 9, являются сигналами состояния блока памяти — пуст и заполнен соответственно.

При выполнении операции записи залисываемые данные поступают на входы 4 устройства в сопровождении сигнала запроса на входе 19. Сигнал запроса на входе 19 переписывает дан- ные с первой группы входов 4 (код адреса объекта) в регистр 15 и поступает на вход блока 18 управления, где устанавливает в единичное состоя" ние триггер 26 и, проходя через элемент ИЛИ 27, устанавливает в единичное состояние триггер 25. Сигнал запроса записи поступает также на вход элемента ИЛИ 28 блока 18 управления и, проходя элемент 30 задержки, на вход записи счетчика 12. По этому сигналу в счетчик 12 записывается код длины сообщения, подлежащего за,писи в блок 1 памяти. Коды длины ,сообщения считываются из блока 13 памяти (постоянное запоминающее устройство) по адресу, хранящемуся на выходах регистра 15, через открытый для него в данный момент коммутатор

i14. Сигнал на выходе элемента 30 задержки, проходя через элемент

ИЛИ 29, элемент 31 задержки, элементы И 37, 35, поступает на вход управления блока 1 памяти и на вход стробирования дешифратора 11, выходной

® сигнал которого подключает соответствующую группу входов 4 через комму1465912 татор 3 к информационным входам блока 1 памяти. Высокий уровень сигнала на прямом выходе триггера 25 подклю.= чает к адресным входам накопителя

38 блока 1 памяти через коммутатор

39: выходы счетчика 6 адресов записи.

Сигнал на входе управления блока 1 памяти, проходя через элемент 40 задержки и формирователь 41, осущест.вляет запись в накопитель данных по адресу, сформированному на счетчике

6. Задним фронтом сигнала на выходе элемента И 35 производится модификация (добавляется единица) счетчика

6 адресов записи и счетчика 8 объема.

Задним фронтом этого сигнала, проходящего через элемент ИЛИ 18, производится модификация (вычитается единица) счетчика 12. Сигнал на выходе элемента И 37, проходя через элемент

32 задержки, элемент ИЛИ 29, вызывает появление на выходе элемента И 35 следующего сигнала опроса дешифратора 11, по которому затем производится запись в блок 1 памяти данных с второй группы входов 4. Запись данных в этом случае производится ана-. логично описанному выше. Циклы записи повторяются до тех пор, пока на выходе "заема" счетчика 12 не появится сигнал, который установит в нуле. вое состояние триггер 25 блока 18 управления, высокий уровень сигнала на выходе которого свидетельствует о готовности устройства к выполнению следующей операции записи или чтения данных.

При вычислении операции чтения данных сигнал запроса поступает на вход 20 устройства, по которому производится сброс в нулевое состояние триггера 2, установка в единичное состояние триггера 25 и в нулевое состояние - триггера 26 блока 18 управления. Низкий уровень сигнала на прямом выходе триггера 26 подключает через коммутатор 39 к адресным входам накопителя 38 выходы счетчика 7 адресов чтения. Сигнал с входа 20, проходя элемент 33 задержки, осуществляет запись считанной из блока 1 памяти первой части сообщения (адресный признак) в первую группу разрядов регистра 2, выходные

1 сигналы с которых через открытый для них коммутатор 14 поступают на адресные входы блока 13 памяти. Сигнал с выхода элемента 30 задержки переписывает считанный из блока 13 памяти

20 код длины сообщения с счетчик 12, после чего сигналом с выхода элемента 34 задержки через элементы ИЛИ 16, 17 производится модификация счетчика 7 адресов чтения (добавляется

25 единица), счетчика 8 (вычитается единица) и счетчика 12 (вычитается единица). Сигнал с выхода элемента

30 задержки через элемент ИЛИ 29, элемент 31 задержки, элементы И 37, 1

30 36 воздействует на вход стробирования дешифратора 10, выходной сигнал кото рого записывает следующую часть сообщения во вторую группу разрядов регистра 2, после чего производится аналогичная описанной выше модификация содержимого счетчиков 7, 8, 12.

Процесс чтения последующих частей сообщения продолжается до появления сигнала на выходе "заема" счетчика

g0 12, который сбросит в исходное состояние триггер 25 блока 18 управления.

-1465912

Составитель

Техред И,.Дидык

Корректор М.Демчик

Редактор А.Иаковская

Заказ 950/51 Тираж 558 Подписное

ВНИИПО Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Иосква, Ж-35, Раушекая наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,)01