Буферный регистр

 

Изобретение относится к области вычислительной техники и может быть использовано для построения различных вычислительных устройств и при организации микропроцессорных.систем. Цель - расширение класса решаемых за счет возможности двустороннего преобразования прямого двоичного кода в дополнительный и обратный (или наоборот). Цель достигается тем, что в буферный регистр, содержащий блок 1 задания режима, п однотипных блоков преобразования 2,-2,, где блок 1 содержит D-триггер и элемент И, а каждьй блок преобразования 2 ,- 2 содержит D-триггер, вентиль с тремя устойчивыми состояниями, элемент НЕ, элемент И, элемент И-ИЛИ, в блок 1 дополнительно введен вентиль с тремя устойчивыми состояниями. Наряду с возможностью преобразования кодов устройство позволяет хранить результат преобразования, а также обеспечивает возможность отключения информационных выходов от внешних цепей и управляемую выдачу результата преобразования . 3 ил. W

СОЮЗ СОВЕТСКИХ соцИАлистичесних

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

27

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (2) ) 4212313/24-24 ,(22) 16.03.87 (46) 15.01.89. Бюл. В 2 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.Н.Решетняк и В.П.Карелин (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 748406, кл. G 06 F 5/00, )980.

Балашов Е.П., Пузанков Д.В. Микропроцессоры и микропроцессорные системы. М.: Радио и связь, )981, с.)52-155, рис. 4.17. (54) БУФЕРНЫЙ РЕГИСТР (57) Изобретение относится к области вычислительной техники и может быть использовано для построения различных вычислительных устройств и при организации микропцоцессорных систем.

Цель — расширение класса решаемых

ÄÄSUÄÄ 1451867 А1

<5)) 4 Н 03 М 7/12 С 11 С 19/00 задач за счет возможности двустороннего преобразования прямого двоичного кода в дополнительный и обратный (или наоборот). Цель достигается тем, что в буферный регистр, содержащий блок 1 задания режима, п однотипных блоков преобразования 2,-2„, где блок 1 содержит D-триггер и элемент

И, а каждый блок преобразования 2,—

2 содержит D-триггер, вентиль с тремя устойчивыми состояниями, элемент

НЕ, элемент И, элемент И-ИЛИ, в блок

1 дополнительно введен вентиль с тремя устойчивыми состояниями. Наряду с возможностью преобразования кодов устройство позволяет хранить результат преобразования, а также обеспечивает воэможность отключения информационных выходов от внешних цепей и управляемую выдачу результата преобразования. 3 ил.

145!867

Изобретение относится к вычислительной технике и может быть использовано для построения различных вычислительных устройств и при органи5 зации микропроцессорных систем на базе выпускаемых промышленностью микропроцессорных комплектов.

Устройство предназначено для реализации операций преобразования i 0 (двустороннего) прямого двоичного кода в дополнительный и обратный (или наоборот), хранения результата преобразования с возможностью отключения информационных выходов от внеш- l5 них цепей и управляемой выдачи результата преобразования. Устройство может быть использовано для управления передачей информации с преобразованием по двунаправленной шине, 20

Цель изобретения — расширение класса решаемых задач за счет возможности преобразования прямого двоичного кода в дополнительный и обрат- 25 ный (или наоборот).

На фиг.l показана структурная схема буферного регистра; на фиг.2 функциональная схема блока задания режима; на фиг.3 — схема блока преоб- 30 разования.

Устройство содержит блок 1 зада; ния режима и и однотипных блоков преобразования 2 где i = --1 п. Блок заУ У

35 дания режима имеет пять управляющих входов 3 — 7, три управляющих выхода

8 — 10 и информационный выход 11.

Каждьй блок преобразования имеет информационный вход 12, информационный выход 13, шесть управляющих входов

14 — 19 и один угравляющий выход 20, управляющий вход 6 блока задания режима 1 и управляющие входы 17„ — 17„ блоков преобразования 2, — 2 „ соединены с входом 21 управления выдачей результата, а управляющий вход 7 блока

1 задания режима и управляющие входы

18! — 18 „ блоков преобразования 2 „-2 соединены с входом 22 сброса буферного регистра в куль. Управляющие вы50 ходы 8 — 10 блока 1 задания режима соединены соответственно с управляющими входами 14 - 16 каждого блока 2 преобразования. Управляющий вход 19 каждого i-ro блока преобразования

55 (i = 1, и-1) соединен с управляющим выходом 20 (i+1)-го блока преобразования. На управляющий вход 19, блока преобразования 2„ подается сигнал выбора способа преобразования °

Функциональная схема блока задания режима содержит D-триггер 23, элемент

И 24 и вентиль 25 с тремя устойчивыми состояниями. Функциональная схема блока преобразования содержит D-триггер 26, вентиль 27 с тремя устойчивыми состояниями, элемент НЕ 28, элемент И 29, элемент И-ИЛИ 30.

Назначение блока 1 задания режима состоит в аппаратном задании с учетом сигнала на входе 19„ одного из возможных режимов функционирования устройства: прием исходного прямого кода с преобразованием в дополнительный (или наоборот), прием исходного прямого кода с преобразованием в обратньй (или наоборот).

Назначение каждого блока преобразования 2 состоит в формировании прямого и инверсного значения i-го разряда исходного кода, поданного на вход 12 ь, выделении младшей единицы исходного кода за счет выработки сигнала блокировки элементов И 29 блоков преобразования старших разрядов кода, выдаче прямого или инверсного значения i-ro разряда исходного кода на информационный выход 13,.

Возрастание индексации на приведенных схемах соответствует упорядоченности от старших разрядов к младшим.

Алгоритм работы устроиства следующий.

При двустороннем преобразовании прямого кода отрицательного числа в дополнительный (или наоборот) все разряды исходного кода разбиваются на два поля. Поле, содержащее крайнюю младшую единицу и следующие за ней младшие разряды,-при преобразовании не изменяется. Поле, содержащее старшие по отношению к выделенной младшей единице разряды, при преобразовании изменяется путем инвертирования значений всех разрядов. В результате на выходе устройства формируется дополнительньй (прямой) код, полученный из исходного прямого (дополнительногь ). При двустороннем преобразовании прямого кода отрицательного числа в обратный (или наоборот) все разряды исходнога кода инвертируются. При двустороннем преобразовании прямого кода псложи3 145 тельного числа в дополнительный и обратный (или наоборот) все разряды исходного кода сохраняются без изменения.

Устройство работает следующим образом.

При необходимости организации двустороннего преобразования прямого кода в дополнительный (или наоборот) на управляющий вход 19„ устройства и н подается уровень 1, а на управляющий вход 3 — логический уровень, соответствующий знаку исходного кода ("0" соответствует "+", "1" соответствует "-"). На управляющий вход 4 подается уровень 1, что определяет выборку данного устройства для работы. На все информационные входы 12„ (i=1,ï) подаются соответствующие разряды исходного кода. При поступлении единичного сигнала (синхронизации) на управляющий вход 5 на выходе элемента И 24 будет единичный сигнал, по которому произойдет занесение значащих разрядов исходного кода в соответствующие D-триггеры 26 блоков преобразования и знака исходного кода в

D-триггер 23 блока задания режима.

Если исхог1ныи код представляет собой положительное число, то на управляющий вход 16 каждого блока преобразования поступает с выхода 9 блока задания режима уровень 1 а на управ ляющий вход 14 с выхода 8 — уровень

"0". При этом по третьему и четвертому входам блокируются первый и второй конъюнкторы, а по восьмому входу подготавливается третий конъюнктор элемента И-ИЛИ 30, который передает на выход этого элемента логический уровень с прямого выхода D-триггера

26. Тем самым на выходе устройства формируется дополнительный (прямой) код исходного прямого (дополнительного) кода положительного числа, Если исходный код представляет собой отрицательное число, то на управляющий вход 15 каждого блока преобразования поступает с выхода 9 блока задания режима уровень "01, а на управляющий вход 14 с выхода 8 — уровень "1". При этом по третьему и четвертому входам подготавливаются первый и второй конъюнкторы, а по восьмому входу блокируется третийконъюнктор элемента И-ИЛИ 30. Пусть в исходном коде младшая единица находится в j-ì разряде. Тогда единичный уро1867

55 вень с входа 19 ь появляется на выходах 201+1 — 20 ° всех элементов И 29 блоков 2;-2 „, а на выходах всех элементов НЕ 28 в блоках 2 — 2„появляется нулевой уровень. При этом в блоках 2;-2 „по шестому входу блокируется второй конъюнктор,а по первому входу подготавливается первыи конъюнктор элемента И-ИЛИ 30, который передает на выход этого элемента логический уровень с прямого выхода Dтриггера 26. Тем самым поле разрядов исходного кода, содержащее крайнюю младшую единицу и следующие за ней младгш.е разряды, при преобразовании не изменяется. На выходе 20 злемен1 та И 29 блока 2 появляется нулевой

1 уровень блокировки элементов И 29 в блоках 2,-2;-1. Б результате на выходах этих элементов появляется нулевой уровень, а на выходах элементов HE 28 в блоках 2 — 2. — 1 появляет1 ся единичный уровень. При этом по первому входу блокируется первый конъюнктор, а по шестому входу подготавливается второй конъюнктор элемента И-ИЛИ 30, который передает на выход этого элемента логический уровень с инверсного выхода D-триггера 26 блоков 2,-2;-1. Тем самым поле старших разрядов при преобразовании изменяется путем инвертирования значение всех разрядов. Таким образом, на первый вход вентиля 27 в каждом блоке преобразования поступает значение соответствующего разряда дополнительного (прямого) кода, полученного из исходного прямого (дополнительного) кода отрицательного числа. При поступлении единичного сигнала выдачи на вход управления 21 на второй вход вентиля 27 в каждом блоке преобразования и первый вход вентиля 25 блока режима поступает единичныи сигнал управления и на выходах

11 и 13 (=l,n) устройства появляется результат преобразования исходного кода в виде знакового разряда и значащей части. При нулевом значении сигнала выдачи все выходные вентили устройства находятся в состоянии высокого сопротивления, отключая информационные выходы устройства от внешних цепей и сохраняя результат преобразования. При поступлении нулевого уровня на вход сброса 22 происходит сброс в нуль всех D-триггеров устройства.

1451867

При необходимости организации двустороннего преобразования прямого кода в обратный (или наоборот) на управляющий вход 19 > устройства. подается уровень "0", что определяет появление нулевого уровня на выходе элемента И 29 и единичного уровня на выходе элемента НЕ 28 в каждом блоке преобразования. Тем самым по первому входу блокируется первый конъюнктор и по шестому входу подготавливается второй конъюнктор элемента ИИЛИ 30.

Если исходный код представляет положительное число, то (как и в случае с дополнительным кодом) в каждом блоке преобразования по четвертому входу блокируется второй конъюнктор, а по восьмому входу подготавливается третий конъюнктор элемента И-ИЛИ

30, который передает на выход этого элемента логический уровень с прямого выхода D-триггера 26. Тем самым на выходе устройства формируется обратный (прямой) код исходного прямого (обратного) кода положительного числа.

Если исходный код представляет отрицательное число, то (как и в случае с дополнительным кодом) в каждом блоке преобразования по восьмому входу блокируется третий конъюнктор, а по четвертому входу подготавливается второй конъюнктор элемента И-ИЛИ 30, который передает на выход этого элемента логический уровень с инверсного выхода Р-триггера 26. Тем самым на выходе устройства формируется обратный (прямой) код исходного прямого (обратного) кода отрицательного числа.

Формула изобретения

Буферный регистр, содержащий блок задания режима и п однотипных блоков преобразования, причем блок задания режима содержит D-триггер и элемент

И, а каждый блок преобразования содержит D-триггер, вентиль с тремя устойчивыми состояниями, при этом первый и второй управляющие входы блока преобразования соединены соответственно с первым и вторым управляющими выходами блока задания режима, о т л и ч а ю шийся тем, что, с целью расширения класса решаемых задач за счет возможности преобразова5

45 ния прямого двоичного кода в дополнительный и обратный (или наоборот), блок задания режима дополнительно содержит вентиль с тремя устойчивыми состояниями и в каждый блок преобразования введены элемент НЕ, элемент

И, элемент И-ИЛИ, имеющий восемь управляющих входов, причем третий управляющий вход блока соединен с третьим управляющим выходом блока задания режима, а четвертый управляющий входс выходом управления выдачей результата, пятый управляющий вход i-го блока преобразования (i-=1 и-1) соединен с управляющим выходом (i+1)-го блока преобразования, а шестой управляющий вход блока преобразования подключен к входу сброса регистра, в

i-м блоке преобразования (i=1,n) ин— формационный вход D-триггера является информационным входом блока и 1-м информационным входом регистра, вход синхронизации D-триггера соединен с треть м управляющим входом блока, прямой выход D-триггера соединен с вторым и седьмым входами элемента

И-ИЛИ, а инверсный выход — с пятым входом элемента И-ИЛИ и первым входол элемента И, второй вход которого соединен с первым входом элемента

И-ИЛИ и пятым управляющим входом блока, а выход является управляющим выходом i-го блока, третий и четвертый входы элемента И-ИЛИ соединены с первым управляющим входом блока, а восьмой вход — с вторым управляющим входом блока, шестой вход элемента И-ИЛИ соединен с выходом элемента НЕ, вход которого является пятым управляющим входом блока, выход элемента И-ИЛИ соединен с первым входом вентиля, второй вход которого яв.— ляется четвертым управляющим входом блока, а выход — информационным выходом блока и выходом i-ro разряда регистра, в блоке задания режима первый вход и выход вентиля являются соответственно пятым управляющим входом и информационным выходом блока, информационный вход D триггера блока задания режима является первым управляющим входом блока, а вход сброса и вход синхронизации соединены соответственно с четвертым управляющим входом блока и с выходом элемента И, являющимся третьим управляюшим выходом блока, k é вход элемента И явля7 1451867 8 ется {1 +1)-м управляющим входом блока, блока и соединен с вторым входом венгде =1,2, прямой выход D-триггера тиля, а инверсный выход является втог е k=1 2 является первым управляющим выходом рым управляющим выходом блока.

Фю2

12 18 16

@ 123

Составитель В. Решетняк

Редактор M.Öèòêèíà Техред Л.Сердюкова Корректор 3.,Ланчакова

Заказ 7092/5á Тираж 879 Подписное

ВНШ1ПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно †полиграфическ предприятие, г. Ужгород, ул . Проектная, 4