Устройство для отладки программ

 

Изобретение относится к вычислительной технике и может быть использовано для отладки линейных, циклических и разветвленных программ, в том числе в реальном масштабе времени , а также для настройки программируемых вычислительных средств. Цель - повышение быстродействия при отладке. Устройство содержит блок 1 задания режимов, блок 14 задания времени задержки, две схемы сравнения 2,9, счетчик 8, триггер 10, два блока 6, 15 управляемой задержки, элемент И 7, три элемента ИЛИ 11,13,16, два блока 12,17 регистров, два мультиплексора 3,18, два регистра 4,19 индикации , два блока 5,20 индикации. Устройство позволяет фиксировать необходимое количество адресов, предшествующих заданному адресу в программе , информацию по каждому из этих адресов на требуемом цикле отлаживаемой программы, обеспечивает последующую одновременную индикацию адресов с соответствующей информацией, а также фиксирует и обеспечивает индикацию текущего адреса, следующего за заданным адресом через выбранное количество микротактов, и соответствующую текущему адресу оперативную информацию (например, с регистров сумматора программного устройства). t ил. с S (Л с

СОЮЗ СОВЕТСКИХ

СО(-!ИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А1 (s!) 4 С 06 F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТРЯЫ

ПРИ ГКНТ СССР (21) 43 1701/24-24 (22) 24.06. 8 7 (46) 30.03.89. Бюл. Р 12 (72) Б.В.Тюрнин и Л.Ф.Филонов (53) 681 ° 3 (088. 8) (56) Заявка Японии Р 53-41497, кл. G 06 F 11/00, 1978.

Авторское свидетельство СССР !! 1 174932, кл. G 06 F 11/28, 1985. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАЖ! (57) Изобретение относится к вычислительной технике и может быть использовано для отладки линейных, циклических и разветвленных программ, в том числе в реальном масштабе времени, а также для настройки программируемых вычислительных средств. Цель— повышение быстродействия при отладке.

Устройство содержит блок 1 задания режимов, блок 14 задания времени задержки две схемы сравнения 2,9, счетчик 8, триггер 10, два блока 6, 15 управляемой задержки, элемент

И 7, три элемента ИЛИ 11, 13,16, два блока 2,! 7 регистров, два мультиплексора 3, 18, два регистра 4,19 индикации, два блока 5,20 индикации.

Устройство позволяет фиксировать необходимое количество адресов, предшествующих заданному адресу в прог— рамме, информацию по каждому из этих адресов на требуемом цикле отлаживаемой программы, обеспечивает последующую одновременную индикацию адресов с соответствующей информацией, а также фиксирует и обеспечивает индикацию текущего адреса, следующего за заданным адресом через выбранное количество микротактов, и соответствующую текущему адресу оперативную информацию (например, с регистров сумматора программного устройства). ил.

1469505

Изобретение относится к вычислиf тельной технике и может быть использовано при отладке программ и для настройки вычислительных аппаратных средств.

Цель изобретения — повышение быстродействия при отладке.

На чертеже изображена структурная схема устройства. t0

Устройство содержит блок 1 задания режимов ° первую схему 2-сравнения, первый мультиплексор 3, первый регистр 4 индикации, первый блок 5 индикации, первый блок 6 управляемой 15 задержки, элемент И 7, счетчик 8, вторую схему 9 сравнения, триггер 10, первый элемент ИЛИ ll, первый блок регистров 12, второй элемент ИЛИ 13, блок 14 задания времени задержки, 20 второй блок 15 управляемой-задержки, третий элемент ИЛИ 16, второй блок

17 регистров, второй мультиплексор

18, второй регистр 19 индикации и второй блок 20 индикации. 25

Устройство работает следующим образом.

После запуска программного устройства на входы устройства для отладки программ начинает поступать синхрони- 30 зирующий сигнал. Все адреса, по которым идет обращение, поступают на информационные входы блока 12 регистров, представляющего собой набор параллельных регистров, информационные входы первого из которых являют" ся адресными. входами устройства, а информационные входы остальных соединены с выходами предыдущих регистров блока, выходы последнего регист- 40 ра подключены к входам мультиплексора 3. Синхронизирующие входы всех регистров объединены и являются синхронизирукщими входами блока 12 регистров адресов. Вся информация адресов 45 обращения поступает на информационные входы блока 17 регистров, иден-. тичный блоку 12 регистров, синхронизирующие входы всех регистров объединены и являются синхронизирующими входами блока 17 регистров. Запись информации в блок 17 происходит за счет задержки синхроимпульса в блоке .15 управляемой задержки. До появления на инверсном выходе триггера 10 запрещающего .сигнала состояния регистров блоков 12 и 17 и регистров

4 и 19 индикации могут изменяться по

- приходу очередного синхроимпульса.

При появлении на адресных входах устройства адреса, совпадающего с заданным на блоке 1, формируется выходной сигнал схемой 2 сравнения, который разрешает счет в счетчике 8.

Как только счетчик 8 принимает значение, равное заданному количеству повторений выбранного адреса, на выходе схемы сравнения 9 формируется сигнал, который переводит триггер 10 в единичное состояние. При этом инверсный выход триггера 10 блокирует прохождение синхроимпульсов на вход блоков

l2 и 17 и регистров 4 и 19. Все адреса, которые записаны в блоке 12, и вся информация, соответствующая этим адресам, записанная в блоке 17, до срабатывания триггера 10 сохраняются в нем до момента появления сдвига сигнала информации. Последний синхроимпульс, по которому происходит запись адреса в блок 12, задерживается в блоке управляемой задержки 6 и является синхроимпульсом записи текущего адреса программы в регистре 4 через мультиплексор 3 и оперативной информации в регистре 19, соответствующей этому текущему адресу, через мультиплексор 18. Текупщй адрес и соответствующая ему оперативная информация отражается одновременно на блоках 5 и 20 индикации по окончании или после останова программы до начала просмотра содержимого блоков 12 и 17 за счет кнопки сдвига блока 1.

Формула и з обретения

Устройство для отладки программ, содержащее блок задания режимов, первый блок управляемой задержки, две схемы сравнения, счетчик, триггер, два элемента ИЛИ, элемент И, первый блок регистров, первый мультиплексор, первый регистр индикации, первый блок индикации, причем выход перезаписи блока задания режимов подключен к первым входам первого и второго элементов ИЛИ, вторые входы которых соединены соответственно с выходом элемента И и выходом первого блока управляемой задержки, информационный вход которого подключен к выходу задания номера микротакта блока задания режимов, группа адресных входов устройства подключена к первому информационному входу первой схемы

1469505

Со с т авит ель И. Сафр онов а

Редактор Л. Пчолинская Техред Л.Сердюкова Корректор Л Патаи

Заказ 1360/54 Тираж 667 Подписное

BHHHIIH Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 сравнения, второй информационный вход которой соединен с выходом задания адреса блока задания режимов, выход начальной установки которого соединен с входами начальной установки счетчика, триггера, первого блока регистров, первого регистра индикации, вход синхронизации устройства соединен с первым входом элемента И 10 и счетным входом счетчика, вход разрешения которого соединен с выходом первой схемы сравнения, второй вход элемента И соединен с инверсным выходом триггера, единичный вход которого 15 соединен с выходом второй схемы срав нения, первый и второй информацион ные входы которой соединены соответ" ственно с выходом счетчика и выходом задания номера цикла блока задания 20 режимов, выход первого элемента ИЛИ соединен с входом разрешения первого блока регистров, информационный вход и выход которого соединены соответственно с адресным входом устройства и 25 первым информационным входом первого мультиплексора, выход которого подключен к,информационному входу первого регистра индикации, вход разрешения и выход которого подключены-со- 30 ответственно к выходу второго элемента ИЛИ и входу первого блока индикации, управляняций вход первого мультиплексора соединен с выходом выбора информации блока задания режимов, 35 о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия при отладке, оно дополнительно содержит блок задания времени задержки, второй блок управляемой задержки, тре" тий элемент ИЛИ, второй блок регистров, второй мультиплексор, второй регистр индикации, второй блок индикации, причем выход блока задания времени задержки соединен с информационным входом второго блока управляемой задержки, управляющий вход и выход соединены соответственно с выходом элемента И и первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом перезаписи блока задания режимов, выход третьего элемента ИЛИ соединен с входом разрешения второго блока регистров, информационный вход которого подключен к первому информационному входу устройства, первый и второй информационные входы второго мультиплексора соединены соответственно с выходом второго блока регистров и вторым информационным входом устройства, выход и управляющий вход второго мультиплексора соединены соответственно с информационным входом второго регистра индикации и выходом выбора информации блока задания режимов, вход начальной установки и вход разрешения второго регистра индикации соединены соответственно с выходом начальной установки блока, задания режимов и выходом второго элемента ИЛИ, выход второго регистра индикации соединен с входом второго блока индикации, второй информационный вход первого мультиплексора соединен с адресным входом устройства.