Устройство для управления синхронизацией памяти

 

Изобретение относится к вычислительной технике, может быть использовано в адаптируемых блоках синхронизации дискретных устройств и позволяет достигнуть высокого быстродействия и надежной работы памяти за счет индивидуальной установки времени выдачи каждого синхросигнала . При этом исключается возможность сбоев, вызванных дополнительным сдвигом синхросигналов в глубину области устойчивой работы, и облегчается выбор их исходных задержек относительно начала формирования временной диаграммы. Целью изобретения является повышение надежности за счет исключения случайного сбоя в режиме настройки временной диаграммы. Поставленная цель достигается за счет введения элементов ИЛИ 4,7,8,9, элемента И 15, элемента НЕ 16. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

ÄÄSUÄÄ 1472893 А1 (5П 4 С 06 F 1/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР (21) 4310886/24-24 (22) 17.08.87 (46) 15.04.89. Бюл. Р 14 (72) Д.А.Бруевич, P.Ì,Âoðoáüåâ, А.Г.Куликов и О.В.Садовникова (53) 681.3 (088.8) (56) Авторское свидетельство СССР

Ф 1247853, кл. G 06 F 1/04, 1984.

Авторское свидетельство СССР

9 1439566, кл. G 06 Г 1/04, 1986. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ СИНХРОНИЗАЦИЕЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике, может быть использовано в адаптируемых блоках синхронизации дискретных устройств и позволяет достигнуть высокого быстродейсгвпя и надежной работы памяти за счет индивидуальной установки времени выдачи каждого синхросигнала.

При этом исключается возможность сбоев, вызванных дополнительным сдвигом синхросигналов в глубину области устойчивой работы, и облегчается выбор их исходных задержек относительно начала формирования временной диаграммы. Целью изобретения является повышение надежности за счет исключения случайного сбоя в режиме настройки временной диаграммы. Поставленная цель достигается за счет введения элементов HJIH 4,7,8,9, элемента

И 15, элемента НЕ 16. 1 ил.

1472893

Изобретение относится к вычислительной технике и может быть использовано в адаптируемых блоках синхронизации дискретных устройств. Цель изобретения — повышение надежности.

На чертеже представлена схема устройства.

Устройство содержит с первого по третий триггеры 1 — 3, с первого по 10 шестой элементы ИЛИ 4-9, счетчик 10, дешифратор 11, мультиплексор 12, с первого по третий элементы И 13-15, элемент HE 16, первый выход 17, второй выход 18, первый вход 19 задания 15 режима, третий выход 20, выходы 2127 группы 28 выходов, входы 29-Зб группы 37 информационных входов задания паузы синхросигналов, второй вход

38 задания режима синхросигналов, 20 четвертый выход 39, пятый выход 40.

Устройство работае следующим образом.

Вначале устройство устанавливается в исходное состояние путем сброса

25 в ноль. триггеров 1-3 и счетчика 10 (цепь начальной установки не показана). После этого устройство переходит в режим настройки синхросигналов, в процессе которой с помощью ЭВМ или средств встроенного контроля проводится тестирование памяти. При каждом обращении к ней устройство синхронизации формирует последовательность синхросигналов, время задержки между которыми определяется как числом,так и величиной разделяющих их элементарных шагов, причем начальная последовательность синхросигналов формируется с максимальными зацержками, что гарантирует надежную работу памяти, но не обеспечивает высокого быстродействия.

Для повышения быстродействия устройство выдает в устройство синхрони- зации управляющие сигналы, вызывающие сдвиг синхросигналов. Настройка заканчивается установкой синхросигналов вблизи границы области устойчивой работы на расстоянии, обеспечиваю 50 щем надежную работу при колебаниях температуры и питающих напряжений.

Назначение входных и выходных сиг-: налов устройства состоит в следующем: Последовательность импульсов на выходе 40 позволяет выбрать в устрой-. стве,синхронизации величину дискретности (элементарного шага) сдвига синхросигналов. Первый импульс вызывает уменьшение дискретности с некоторого начального значения до величины E „ последующие импульсы — постепенное ее увеличение до значения, .

Последовательность импульсов на одном из выходов 21-27 вызывает постепенное увеличение задержки соответствующего синхросигнала с шагом,равным E Каждый импульс с выхода 17 означает переход к настройке очередного синхросигнала, вызывая его смещение к началу формирования временной диаграммы. Импульс на выходе 39 восстанавливает исходное число шагов между всеми синхросигналами. Низкий уровень на выходе 18 — режим настройки, высокий — рабочий режим. Высокий уровень на выхоце 20 означает наличие в памяти устойчизого отказа, независящего от ее временной диаграммы. Вь сокий уровень на входе

29 указывает на невозможность дальнейшего увеличения дискретности. Высокие уровни на вхоцах 30-36 указывают на невозможность дальнейшего увеличения задержки выдачи соответствующего синхросигнала. Появление импуль-, са на одном из входов 38 и 19 означает соответственно работоспособность и неработоспособность памяти при данной временной диаграмме.

Так как начальная последовательность синхросигналов формируется уст1 ройством синхронизации с максимальными задержками между всеми синхросигналами, то тестирование памяти заканчивается успешно и на вход 38 поступает отрицательный импульс. Поскольку на обоих входах элемента ИЛИ

7 оказывается "0" (низкие уровни напряжения), то отрицательный импульс с его выхода через элемент И 14 проходит на стробирующий вход дешифратора 11, В этот момент на информационных входах дешифратора присутствуют "0", поэтому отрицательный импульс появляется на его первом выходе и через элемент И 15 выдается на выход 40 устройства. Поступив в устройство синхронизации, он вызывает уменьшение дискретности сдвига синхросигналов с некоторой начальной величины до значения E . Хотя число элементарных шагов между синхросиг-, налами при этом не изменяется, однако за счет значительного уменьшения

1472893

30 величины шага происходит резкое сжатие временной диаграммы памяти. Одновременно отрицательный импульс с выхода элемента ИЛИ 7 прохорит через элемент ИЛИ 4 и своим задним фронтом устанавливает в "1" триггер 1.

Если быстродействие памяти недос— таточно высоко для работы с новой временной диаграммой, то средства встроенного контроля обнаруживают ошибки и отрицательный импульс выдается на вход 19. Пройдя элемент ИЛИ

6, элемент И 14, дешифратор 11 и элемент И 15, он поступает в устройство синхронизации, которое увеличивает дискретность на некоторую небольшую величину до значения Я<.

Если расширения временной диаграммы недостаточно для восстановления ра- 20 ботоспособности памяти, то отрицательный импульс вновь поступает на вход 19, что вызывает повторное.увеличение дискретности. Этот процесс продолжается ро тех пор, пока дис- 25 кретность не достигнет некоторого значения с,;,, при котором тестирование памяти заканчивается успешно и отрицательный импульс не поступает на вход 38.

С входа 38 отрицательный импульс через элементы ИЛИ 7, И 14, решифратор 11 и элемент И 15 проходит в устройство синхронизации, где вызывает дополнительное увеличение дискрет- З ности до величины Я, что необходимо

Э для последующей надежности работы памяти (успешное прохождение теста при дискретности с,, может носить случайный характер), Одновременно 40 отрицательный импульс с выхода элемента ИЛИ 7 через элемент ИЛИ 4 поступает на первый вход элемента ИЛИ 5.

Так как íà его втором входе присутствует низкий уровень напряжения с 45 инверсного выхода триггера 1, то отрицательный импульс через элемент ИЛИ5 проходит на счетный вход счетчика

10 и своим задним фронтом записывает в него единицу. Кроме того, с выхода

17 устройства импульс выдается в устройство синхронизации и переключает

его с режима выбора дискретности на настройку первого синхросигнала, в результате чего последний смещается к началу формирования временной диаграммы.

В случае, если его сдвиг вызывает нарушение работоспособности памяти, отрицательный импульс поступает на вход 19 и, пройдя через элементы ИЛИ

6, И 14 и дешифратор 11, выдается на выход 21 устройства (на информационных вхорах дешифратора в этот момент присутствует код (001), что вызывает увеличение задержки первого синхросигнала на один шаг C . При поступлении отрицательного импульса вновь на вход 19 процесс повторяется.:

Постепенное наращивание числа шагов между началом временной диаграммы и первым синхросигналом происходит до тех пор, пока работоспособность памяти не восстанавливается и отрицательный импульс не поступает на вход 38. Пройдя через элементы ИЛИ 7, И 14 и дешифратор 11, он выдается на выход 21, обеспечивая дополнительный сдвиг первого синхросигнала на один шаг в глубину области устойчивой работы (успешное прохождение теста в этом случае также может быть случайным). Одновременно отрицательный импульс через элементы ИЛИ 4 и 5 поступает на счетный вход счетчика 10, увеличивая его содержимое на единицу, и выдается на выход 17 устройст-. ва. В результате установка первого синхросигнала заканчивается, а второй синхросигнал смещается к началу формирования временной диаграммы.

Установка синхросигналов с второго по седьмой происходит аналогично.

При настройке седьмого синхросигнала в счетчике 10 записан код (111) и на выходе элемента И 13 присутствует "1" (высокий уровень напряжения). Поэтому отрицательный импульс, пришедший с входа 38 на первый вход элемента ИЛИ 4, на его выход не проходит. Однако он поступает на выход

27 через элемент И 14 и дешифратор

11, вызывая дополнительный сдвиг седьмого синхросигнала на орин шаг.

Одновременно по заднему фронту отрицательного импульса на выходе элемента ИЛИ 7 устанавливается на еди.ницу триггер 2, в результате чего на выход 18 устройства выдается признак рабочего режима, свидетельствующий о готовности памяти к работе.

Прохождение последующих импульсов с входа Зб на выход элемента ИЛИ 7 блокируется логической единицей на его втором входе.

Если в памяти присутствует неисправность, не зависящая от ее вре1472893

В процессе установки синхросигналов может возникнуть ситуация, когда дополнительный сдвиг какого-либо из синхросигналов в глубину области устойчивой работы приводит к недопустимому сокращению задержки между ним и одним из еще не настроенных синхросигналов. В этом случае отрицательные импульсы на вход 19 проходят до тех пор, пока на соответствующий информационный вход мультиплексора 12 не поступит логическая единица. При этом на выходе мультиплексора оказывается низкий уровень напряжения, поступающий на второй вход элемента

ИЛИ 9. При наличии возможности увеличения дискретности на его первом входе также присутствует низкий уровень.

В результате "0 поступает на первый вход элемента ИЛИ 8, С приходом отрицательного импульса на вход 19 на обоих входах элемента ИЛИ 8 ока" зываются низкие уровни и отрицательный импульс с его выхода проходит на

4 вход сброса триггера 3. Так как его переключение происходит по положительному перепаду напряжения на синхровходе (заднему фронту отрица35

50 менной диаграммы, то отрицательный импульс после первого тестирования поступает не на вход 38, а на вход

19. В этот момент на управляющих вхо5 дах мультиплексора 12 присутствуют логические нули, а на первом информационном входе — логическая единица, свидетельствующая о невозможности дальнейшего увеличения дискрет- 10 ности (начальная временная диаграмма формируется с максимальными задержками между всеми синхросигналами), Поэтому на выходе мультиплексора оказь>вается "0", а на выходе элемента

НЕ 16 — " 1", поступающая на второй вход элемента ИЛИ 6 и информационный вход тр rrepa 3, В результате, отрицательный импульс с входа 19 на выход элемента ИЛИ,- не проходит. В 20 то же время по его заднему фронту устанавливается в единицу триггер 3, что приводит к выдаче на выход 20 устройства признака устойчивого отказа. Одновременно "0" с инверсного 25 выхода триггера 3 поступает на установочный вход триггера 2, переводя его в единичное состояние и вызывая выдачу на выход 18 признака рабочего . режима. 30 тельного импульса), то триггер 3 остается в нулевом состоянии и выдачи признака устойчивого отказа не происходит. Одновременно "1" с выхода элемента НЕ 16 блокирует прохождение отрицательного импульса через элемент ИЛИ 6, С выхода элемента ИЛИ 8 отрицательный импульс поступает также на вход сброса счетчика 10 и через элемент

И 15 — в устройство синхронизации, где увеличивает значение дискретности.

Кроме того, он вь>дается на выход 39 устройства, восстанавливая исходное число шагов .между всеми синхросигналами. В результате, процесс установки синхросигналов начьн>ается снова (в счетчике 10 записан нулевой код), но уже с большей величиной дискрет:->ости.

Формула изобретения

Устройство для управления синхронизацией памяти, содержащее три триггера, три элемента ИЛИ, счетчик, дешифратор, мультиплексор и два элемента И, причем синхровход первого триггера соединен с выходом первого элемента KIH и с первым входом второго элемента ИЛИ, выход которого соединен со счетнь>м входом счетчика и является первым информационным выходом устройства, разрядные выходь> счетчика сое-. динены с информационными входами дешифратора, с управляющими входами мультиплексора и с входами первого элемента И, первый вход первого элемента ИЛИ соединен с первым входом второго элемента И и с синхровходом второго триггера, прямой выход которого является вторым информационным выходом устройства, выход первого элемента И соединен с вторым входом первого элемента ИЛИ и с информационным входом второго триггера, первый вход задания режима устройства соединен с первым входом третьего элемента ИЛИ и с синхровходом третьего триггера, прямой выход которого является третьим информационным выходом устройства, информационный вход первого триггера соединен с шиной единичного потенциала устройства, инверсный выход первого триггера соединен с вторым входом второго элемента ИЛИ, стробирующий вход дешифратора соединен с выходом второго элемента И, второй вход второго эле,4ента И соединен с выходом третьего

1472893

Составитель Е.Торопов

Техред М.Дидык

Корректор М.Самборская

Редактор И.Рыбченко

Заказ 1711/47 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/S

Производственно-издательский комбинат "Патент", r.Óæãîðoä, ул. Гагарина, 101 элемента ИЛИ, второй вход которого соединен с информационным входом третьего триггера, выходы дешифратора с второго по восьмой являются группой выходов устройства, группа информационных входов мультиплексора является группой входов задания паузы синхросигналов устройства, о т— л и ч а ю щ е е с я тем, что, с целью повышения надежности за счет исключения случайного сбоя в режиме настройки временной диаграммы, в устройство введены четвертый, пятый и шестой элементы ИЛИ, третий элемент И и элемент НЕ, причем первый вход четвертого элемента ИЛИ является вторым входом задания режима устройства, выход пятого элемента ИЛИ соединен с входом сброса счетчика, с первым входом третьего элемента

И, входом сброса в "0" третьего триг. гера и является четвертым информационным выходом устройства, первый информационный вход мультиплексора соединен с первым входом шестого элемента ИЛИ, второй вход которого соединен с инверсным выходом мультиплексора и с входом элемента НЕ, выход шестого элемента ИЛИ соединен с первым входом пятого элемента ИЛИ, второй вход которого соединен с пер10 вым входом третьего элемента.ИЛИ, прямой выход второго триггера соединен с третьим входом шестого элемента ИЛИ и с вторым входом четвертого элемента ИЛИ, выход которого

15 соединен с первым входом первого элемента ИЛИ, первый выход дешифратора соединен с вторым входом третьего элемента И, выход которого является пятым информационным выходом устрой20 ства, выход элемента НЕ соединен с информационным входом третьего триггера, инверсный выход которого соединен с входом установки в " 1" второго триггера.