Буферное запоминающее устройство

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть применено в многопроцеесорных системах обработки данных. Цель изобретения - расширение области применения устройства за счет обеспечения одновременной параллельной передачи нескольких идентичных информационных слов с коррекцией ошибок. Устройство содержит блоки 14 коррекции, блок 16 управления и блоки 15 оперативной памяти с информационными 1 и тактовыми 2 входами, входами 3 сброса, входами 6 чтения, входами 7 повторного чтения информационного слова, входами 8 повторного чтения пакета слов, выходами 9 окончания записи, выходами 10 прерывания записи, выходами 11 индикации режима чтения, тактовыми 12 и информационными 13 выходами. Устройство предназначено для передачи одинаковой информации одновременно от нескольких процессоров на несколько периферийных накопителей на МД или МЛ. Устройство осуществляет прием серии пакетов информационных слов параллельно по всем входам 1 блоков 15 с допустимым рассогласованием их по времени, выявляет и корректирует ошибки в принимаемых информационных словах и выдает одновременно по всем выходам 13 откорректированные пакеты информационных слов, при этом контролируется запаздывание записи и чтения пакетов слов в каждом блоке 15. Прием и выдача запаздывающих сверх допустимого пакетов информации прекращается. Цель достигается путем выполнения коррекции выявленных ошибок в принятых словах, восстановления потерянного разряда слова, что выполняется в блоках 14 коррекции сравнением всех слов, считанных одновременно из всех блоков 15, а также путем блокировки приема по какому-либо из входов 1 пакета слов, содержащего больше допустимого число слов с ошибками путем повторного чтения из блоков 15 памяти пакета слов или отдельного слова, для чегно подаются сигналы на входы 6 чтения, 7 и 8 повторного чтения устройства. 1 з.п.ф-лы.5 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) 42 А1 (51) 4 G 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

) !

Ч 7

1

lZ

7 !

Ч

7 3

1.7

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4199521/24-24 (22) 23.02.87 (46) 23.04.89. Бюл. №- 15 (75) А. А. Про тасе ня (53) 681.327 (088. 8) (56) Авторское свидетельство СССР

¹ 995123, кл. G 11 C 19/00, 1981.

Авторское свидетельство СССР

li - 1238160, кл. G 11 С 1о/00 1984 (54) БУФЕРНОЕ ЗАПО1"1ИНА1()1((ЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть применено в многопроцессорных систе— мах обработки данных. Цель изобретения — расширение области применения устройства за счет обеспечения одновременной параллельной передачи нескольких идентичных информационных слов с коррекцией ошибок. Устройство содержит блоки 14 коррекции, блок

16 управления и блоки 15 оперативной памяти с информационными 1 и тактовыми 2 входами, входами 3 сброса, входами 6 чтения, входами 7 повторного чтения информационного слова, входами 8 повторного чтения пакета слов, выходами 9 окончания записи, выходами

10 прерывания записи, выходами 11 индикации режима чтения, тактовыми 12 (O

1474742 и информационными 13 выходами. Устройство предназначено для передачи одинаковой информации одновременно от нескольких процессоров на несколько периферийных накопителей на МД ипи МП. Устройство осуществляет прием серии пакетов информационных слов параллельно по всем входам 1 блоков

l 5 с допустимым рассогласованием их по времени, выявляет и корректирует ошибки в принимаемых информационных словах и выдает одновременно по всем выходам 13 откорректированные пакеты информационных слов, при этом контролируется запаздывание записи и чтения пакетов слов в каждом блоке 15.

Прием и выдача запаэдывающих сверх

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть применено н многопроцессорных систе5 мах обработки данных.

Целью изобретения является расширение области применения устройства за счет обеспечения одновременной параллельной передачи нескольких . идентичных информационных слов с коррекцией ошибок.

На фиг. 1 изображена функциональная схема предложенного устройства; на фиг. 2 — 5 — функциональные схемы 15 соответственно формирователя управляющих сигналов и блоков задержки блока управления, каждого из блоковоперативной памяти и блока .контроля ошибок. 20

Устройство содержит (фиг. 1) информационные входы 1, тактовые входы

2, вход 3 сброса, вход 4 кода числа информационных слов в пакете, вход

5 режима работы, входы 6 чтения, вхо- 25 ды 7 повторного чтения информационного слова, входы 8 повторного чтения . пакета слов, выходы 9 окончания sanucu, выходы 10 прерывания записи, выходы 11 индикации режима чтения, 30 тактовые выходы 12, информационные выходы 13, блоки 14 коррекции, блоки

15 буферной памяти и блок 16 управления ь допустимого пакетов информации прекращаются..Цель достигается путем выполнения коррекции выявленных ошибок н принятых слонах, восстановления потерянного разряда слова, что выполняется в блоках 14 коррекции сравнением всех слов, считанных одновременно из всех блоков 15, а также путем блокировки приема по како.» му-либо из входов 1 пакета слов, содержащего больше допустимого число слов с ошибками путем повторного чтения из блоков 15 памяти пакета слов или отдельного слова, для чего подаются сигналы на входы 6 чтения, 7 и 8 повторного чтения устройства.

1 з.п. ф-лы, 5 ил.

Блок 16 управления может содержать, например, с первого по третий элементы И 17-19, с первого по четвертый элементы ИЛИ 20-23, первый

24.1 и второй.24.2 элементы задержки и формирователь 25 управляющих сигналон.

Формирователь 25 управляющих сигналов (фиг. 2) может содержать, например, блок 26 сравнения, счетчик

27 импульсов, формирователи 28 и 29 одиночного импульса, формирователь

30 импульсов, триггер 31, элемент

И 32 и элементы ИЛИ 33 и 34.

Каждый из элементов 24.1 и 24.2 задержки (фиг. 3) может быть выполнен, например, из элементов И 35 и элементов 36 задержки,.

Каждый блок ) 5 (фиг. 4) может содержать, например, первый накопитель

37 на регистрах, накопитель 38 на регистрах с информационным входом 39, формирователи 40 и 41 одиночного импульса, счетчики 42 и 43 импульсов, блок 44 контроля ошибок, триггеры

45 и 46, элементы И 47-50, элементы

ИЛИ 51-53 и элементы 54 и 55 задержки э . Блок 44 контроля (фиг. 5) каждого блока 15 может быть выполнен из блока 56 сравнения, счетчиков 57 и 58 импульсов, формирователей 59 и 60 одиночного импульса, блока .61 опреде1474742 ления контрольных разрядов, элемента

ИЛИ 62 и элемента 63 задержки, Устройство работает следующим образом.

После включения электропитания на

5 входы 1, 2, 5-8 (фиг. 1) подаются уровни логического нуля, на все разряды входа 4 поступают уровни логическойой единицы, при это м на выходе блока 26 установится уровень логического нуля. Затем на вход 3 подается одиночный импульс сброса, по переднему фронту которого блокируется элемент И 32 (фиг. 2) и устанавливается в единичное состояние триггер 31, а по заднему фронту ж:пульса сброса открывается элемент И 32 и через элемент ИЛИ 33 сбрасываются в нуль все разряды счетчика 27. 20

Одновременно передним фронтом импульса сброса запускаются формирователи 40 (фиг. 4) в каждом блоке 15, которые формируют одиночные импульсы

Логической единицы, по которым уста- 25 навливаются в нуль счетчики 42 и 43, После установки в исходное состояние на выходах 9-11 будет присутствовать .уровень логического Hуля.

После этого на вход 4 поступает 30 параллельный двоичный код числа ин-. формационных слов в пакете информа. ции, который присутствует на входе 4, на протяжении времени, выбранного оператором.

К входам 1 и 2 и выходам 9 и 10

35 каждого блока 15 подключаются соответственно выходы и входы одного процессора (на фиг. 1 не показаны), например, многопроцессорного вычисли- 40 тельного комплекса. На все входы 1 одновременно поступает параллельная серия пакетов информации с большим или меньшим разбросом по времени, в каждом пакете информации одной серии содержится одинаковое число одинаковых информационных слов, все процессоры одновременно решают одинаковую задачу.

Каждое информационное слово в любом пакете информации представлено параллельным двоичным кодом и содержит байты информации с контрольными разрядами, байты номера этого информационного слова в данном пакете информации со своими контрольными разрядами (указывающие положение .этого информационного слова в последова-. тельности информационных слов этого пакета информации), байты числа информационных слов в этом пакете информации со своими контрольньии разрядами и байты номера э то го пакета информации со свою и контрольными разрядами в последовательности пакетов информации, поступающей в буферное запомичающее устройства только из одного процессора.

Максимальное число информационных слов в пакете определяется максимальной информационной емкостью накопителя 37 или 38.

Каждому информационному слову соответствует тактовый импульс, который поступает на вход 2.

В зависимости от выбранного режима работы устройства на вход 5 поступает уровень логического нуля (режим неограниченного ожицания перезаписи) или единицы (режим ограничения ожидания).

Затем в накопитель 37 блока 15 (фиг. 4) по каждому тактовому импульсу на входе 2 записывается соответствующее информационное слово ° После записи в накопитель 37 последнего ин— формационного слова пакета первой серии этот блок 15 выставляет на выходе 10 уровень логической единицы.

Дальше в этот же накопитель 37 логичным образом вписывается пакет информации второй параллельной серии. После записи второго пакета информации блок 15 выставляет уровень логической единицы на выходе 9, запрещая запись в этот блок 15 пакета информации следующей третьей, например, параллельной серии до тех пор, пока не будет полностью считан из накопителя

37 этого блока 15 пакет информации первой параллельной серии, тогда уровень логической единицы с выхода 9 будет снят. Запись каждого пакета информации одной и той же параллельной серии в каждый блок 15 производится независимо от записи пакетов информации этой же серии в соседние с ним блоки 15.

Считывание пакетов информации первой серии из накопителя 37 всех блоков 15 производится одновременно с помощью пакета тактовых импульсов, формируемых формирователем 25. По переднему фронту каждого тактового импульса на втором выходе формирователя

25 на выходе накопителя 37 появляется параллельный двоичньп код соответ5 1474742 6 ствуницего считываемого информационно- слова считываемого пакета информации, го слова в виде постоянных уровней каждое из которых сопровождается такнапряжения. С выхода накопителя 37 товым импульсом на одноименном тактосчитанное слово поступает на одно-,вом выходе 12. После окончания считыименные входы блока 14, который осу- вания каждого пакета информации из

5 ществляет коррекцию ошибок в каждом устройства уровень логической единицы считываемом слове (если ошибки имеют- на входе 6 снимается. Если после счися). На все входы каждого блока 14 тывания любого пакета информации на одновременно поступают одиночные ин- выходе 11 продолжает оставаться уро10 формационные слова пакетов информации вень логической единицы, то для счиодной и той же параллельной серии. В тывания следующего пакета информации блоке 14 ошибки исправляются путем из соответствующего блока 15 на вход сравнения между. собой одинаковых ин- 6 опять поступает уровень логической формационных слов, например корректи- 1 единицы, который присутствует на руются ошибки в результате вычисле- входе. 6 на протяжении всего процесса ний или потеря какого-либо разряда . считывания пакета информации из блопри передаче информационного слова в ка 15. устройстве, или при достаточном чис- С второго индикаторного выхода ле блоков 15 полное отсутствие инфор- накопителя 37 (фиг. 4) уровень логимационного слова на каком-либо входе ческой единицы, т.е. сигнал готовноблока 14. Откорректированное информа- сти накопителя 37 к считыванию, через ционное слово с выходов блоков 14 по триггер 45 поступает на вход элеменвходу 39 записывается в блоки 38 од- та ИЛИ 21 (фиг. 1), а через элемент новременно по всем блокам 15 с помо- 2В ИЛИ 52 — на вход элемента И 17. С щью того же тактового импульса, с выхода элемента ИЛИ 21 уровень логипомощью которого оно было считано из ческой единицы, поступивший с выхода накопителя 37, поступающего на так- блока 15, первым выставившего сигнал товый вход блока 38 через элемент 55 единицы на вход элемента ИЛИ 21 через задержки. блок 24.1 и элемент ИЛИ 20, поступаПосле нерезаписи из накопителя. 37 ет на формирователь 25. в накопитель 38 пакета информации Время задержки элемента 24.1 плюс первой параллельной серии осуществля- время задержек в триггере 45, накопиется аналогичным образом переписыва- теле 37, элементах ИЛИ 21 и 20, эление пакета информации второй парал- менте И 32 (фиг. 2), формирователе лельной серии. Если после этого на 29, триггерах 31 и 45 определяет маквыходе накопителя.38 будет присутст- свально допустимое время рассоглавовать уровень логической единицы, то сования окончания записи пакета инэтот накопитель 38 будет принимать формации одной параллельной серии пакет информации следующей (третьей) относительно блока 15, первым законпараллельной серии и т.д. чившего запись пакета информации этой

К выходам 11-13 и входам 6-8 каж- параллельной серии. Это допустимое дого блока 15 подключается, например, время рассогласования может регулиро-. блок управления накопителем на маг- ваться подбором числа элементов 36 нитной ленте (ИП) или Магнитном дис- 4 задержек (фиг. 3), которое выбираетке (МД) (на фиг. 1 не показаны). Пе- .. ся оптимальным исходя из допустимой резапись пакетов информации по выхо- скорости передачи информации через дам 13 из устройства в каждый внешний устройство. накопитель на ИЛ или МД производится Если на всех входах элемента И 17 самостоятельно из одноименного блока появились передние фронты сигналов

15 независимо от состояния других логической единицы со всех блоков 15 блоков 15. Считывание пакета информа- с разбросом в заранее заданном допуции из каждого блока 15 осуществля- стимом пределе, то передний фронт ется при наличии уровня логической сигнала логической единицы с выхода единицы на выходе 11. В этом случае элемента И 17 может поступить на элена вход 6 поступает сигнал логичес- мент ИЛИ 20 раньше, чем передний кой единицы, по .переднему фронту ко- фронт сигнала логической единицы с торого из этого блока 15 начинают через выхода элемента 24.1 задержки. В этом выход 13 поступать информационные случае формирователь 25 запускается

1474742 по переднему фронту сигнала с выхода элемента ИЛИ 20 еще до прихода на вход элемента ИЛИ 20 переднего фронта сигнала единицы с вьмода элемента

24.1 задержки (при наличии уровня ло5 гической единицы на выходе элемента

ИЛИ 22). По переднему фронту сигнала с выхода триггера 31 формирователя

25 (фиг. 2) в каждом блоке 15 блокируется переключение триггеров 45 и

46, если же во время блокировки этих триггеров 45 и 46 на их входах установки начнет меняться логический уровень (обычно с нуля на единицу), то 15 на выходах триггеров 45 и 46 может установиться или не установиться уровень логической единицы.

Таким образом, если в накопителе

37 в каком-либо блоке 15 не успели 20 выставить на вход элемента ИЛИ 21 сигнал готовности к считыванию из него информации до блокировки триггера

45, т.е. в соответствующем блоке 15 не успела вовремя закончиться запись 25 пакета информации в накопитель 37, то формирователь 41 сформирует на выходе 10 одиночный импульс. По переднему фронту импульса на выхбде 10

,запрещается продолжение записи в на- 30 копитель 37 недозаписанного пакета информации и начинает осуществляться запись в пакет информации следующей по порядку параллельной серии (предыдущий пакет теряется).

Таким образом, если на каком-либо выходе 10 появится уровень логической единицы во время записи информационного слова в накопитель 37 в присутствии тактового импульса на входе 2. 40 то процесс записи этого информационного слова в накопитель 37 продолжается до конца. После этого при отсутствии единичного сигнала запрета на выходе 9 начинает осуществляться за- 45 пись в этот накопитель 37 пакета информации следующей параллельной серии.

Сигнал готовности для считывания из накопителя 37 с его выхода поступает через триггер 45 на элемент

И 48, открывая его для прохождения тактовых импульсов с формирователя 25.

В каждом блоке 15 в процессе пере-55 записывания пакетов информации из накопителя 37 в накопитель 38 осуществляется контроль каждого информационного слова блоком 44, который выявляет и подсчитывает число информацибТГных слов с ошибками в каждом пакете информации, и если это число оказывается больше заранее заложенной в блоке 44 допустимой величины, то блок

44 формирует на своем выходе импульс логической единицы.

По переднему фронту этого импуль-. са через вход сложения счетчик 42 прибавляет единицу к содержащемуся в нем числу. Если это число пакетов с превышающим допустимое число информационных слов с ошибкой из разньм серий пакетов оказывается больше заранее записанной в счетчике 42 допустимой величины, то на выходе счетчика 42 появляется уровень логической единицы, который через элемент HJIH 52 появляется уровень логической единицы, который через элемент ИЛИ 52 поступает на элемент И 17. При этом " прекращается ожидание сигнала roтовности к перезаписыванию пакетов информации из того накопителя, на который поступает ошибочная сверхдопустимого информация или запаздывающая информация.

Этот же уровень логической единицы с выхода счетчика 42 через элемент ИЛИ 51 и выход 9 запрещает запись в соответствующий блок 15 пакетов информации остальных параллельных серий до тех пор, пока не поступит на вход 3 сигнал сброса. Исключение передачи в какой-либо блок 15 ошибочной сверх допустимой величины или запаздывающей информации сокращает временной разброс пакетов информации одной параллельной серии, что ускоряет и повьппает достоверность передачи информации через буферное запоминающее устройство.

Таким образом, в накопитель 37 исключенного блока 15 не будут поступать тактовые. импульсы с выхода формирователя 25, а на информационном выходе накопителя 37 будут присутствовать уровни логического нуля и в течение всего процесса перезаписи информации в накопитель 38, что воспринимается блоком 44 как ошибка.

При наличии единичного сигнала готовности на выходе триггера 46, т.е. на соответствующем входе элемента ИЛИ 23, откорректированные информационные слова вписываются в блок 38.

Сигнал готовности с выхода триггера 46 поступает на вход элемента

1474742

30

ИЛИ 23..В режиме ограничения ожидания (на входе 5 — сигнал единицы) передний фронт сигнала готовности опережающего блока 15 с выхода элемента

ИЛИ 23 через элемент И 19, блок 24.2 и элемент ИЛИ 22 поступает на вход формирователя 25, который по переднему фронту этого сигнала готовности при наличии логической единицы на входе 5 и выходе элемента ИЛИ 22 через определенное время задержки выставляет сигнал блокировки (уровень единицы) и затем формирует тактовые импульсы.

Сигнал готовности опережающего блока 15 поступает также на соответствующий вход элемента И 18. Если передний фронт сигнала единицы с выхода элемента И 18 придет раньше на элемент ИЛИ 22, чем передний фронт сигнала единицы с выхода блока 24.2, то формирователь 25 начнет формировать пакет тактовых импульсов (при наличии сигнала единицы на выходе элемента ИЛИ 20). То есть временное рассогласование сигналов готовностей от накопителя 38 всех блоков 15 относительно опережающего блока 15 оказывается внутри допустимого предела, который определяется временем задержки блока 24.2. Этот допустимый предел времени рассогласования можно регулировать подбором числа элементов 36 задержки. Если же передний фронт сигнала логической единицы с выхода элемента 24.2 задержки пришел на элемент

ИЛИ 22 раньше переднего фронта сигнала логической единицы с выхода элемента И 18, то в запоздавших блоках

15, в которых не успели освободиться накопители 38, запись информации не производится, так как элемент И 50 будет закрыт уровнем логического нуля с выхода триггера 46, и запоздавший пакет информации этой серии будет потерян.

Если выключен режим ограничения ожидания (на входе 5 — уровень логического нуля), то элемент И 19 будет закрыт и на элемент ИЛИ 22 сможет поступить сигнал единицы с выхода элемента И 18. В этом случае переписывание пакетов информации одной серии в накопитель 38 всех блоков 15 начнется только тогда, когда из всех блоков 15 на все входы элемента И 18 поступят уровни единицы.

Счетчик 43 фиксирует запаздывание готовности для записи информации в накопитель 38. Если число таких запаздываний окажется больше заранее заложенной в счетчике 43 величины, то блок 15 из дальнейшей совместной работы исключается . Возможно повторное считывание из накопителя 38 всего записанного в него пакета на случай полной потери его во внешнем накопителе на KI или Ng. Для повторного считывания пакета информации на вход 8 поступает одиночный импульс (в промежутке между тактовыми импуль- сами).

Один и тот же пакет информационных слов может быть считан из накопителя 38 несколько раз, пока на входе 6 присутствует сигнал единицы.

Для считывания повторно одного информационного слова из накопителя 38 на вход 7 подается сигнал единицы.

Форре ения

1. Буферное запоминающее устройство, содержащее блок управления и блоки оперативной памяти, первые информационные и первые тактовые входы которых являются информационными и тактовыми входами устройства, информационными выходами и тактовыми выходами ко то ро го являются соо тве т с твенно первые информационные выходы и тактовые выходы блоков оперативной памяти, входы сброса которых и вход сброса блока управления объединены и являются входом блока устройства, вы40 ходы окончания записи блоков памяти являются выходами окончания записи устройства, причем вторые тактовые входы блоков оперативной памяти соединены с первым выходом блока управления, второй выход которого подключен к первым установочным входам блоков оперативной памяти, первь е управляющие выходы которых соединены с входами запуска первой группы блока управления, входы задержки запуска первой группы которого подключены к вторым управляющим выходам блоков оперативной памяти, о т л и ч а ю— щ е е с я тем, что, с целью расширения области применения устройства за счет обеспечения одновременной параллельной передачи нескольких идентичных информационных слов с коррекцией ошибок в него введены блоки кор1474742! 2

40 рекции по числу блоков оперативной памяти, причем информационные входы каждого блока коррекции подключены к вторым информационным выходам блоков

5 оперативной памяти, второй информационный вход каждого из которых соединен с выходом соответствующего блока коррекции, третьи управляющие выходы блоков оперативной памяти подключены к входам запуска второй группы блока управления, входы задержки запуска второй группы которого соединены с четвертыми управляющими выходами блоков оперативной памяти, выходы прерыв ания з аписи ко то рых я вляются выходами прерывания записи устройства, выходами индикации режима чтения и входами разрешения чтения кОторОГО яВляются ВыхОды индика 2О ции режима чтения и входы разрешения чтения блоков оперативной памяти, вторые установочные входы которых и вход установки блока управления объединены и являются входом кода числа информационных слов в пакете устройства, входом режима работы которого является вход режима работы блока уп. равления, входы повторного чтения информационного слова и входы повторного чтения пакета слов блоков оперативной памяти являются соответствующими входами устройства.

2. Устройство по п. 1, о т л и— чающее ся тем, что блок управления содержит формирователь управляющих сигналов, с первого по третий элементы И, с первого по четвертый элементы ИЛИ, первый и второй элементы задержки, причем вход. сброса и вход установки формирователя управляющих сигналов являются входом сброса и входом установки блока управления, первым и вторым выходами которого являются соответственно выход тактовых сигналов и первый выход сигналов блокировки формирователя управляющих сигналов, первый вход за/ пуска которого подключен к выходу, первого элемента ИЛИ, первый вход которого соединен с выходом первого элемента задержки, информационный вход которого подключен к выходу второго элемента ИЛИ, входы которого являются входами задержки запуска первой группы блока, входами задержки запуска первой группы которого являются входы первого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, второй вход запуска формирователя управляющих сигналов подключен к выходу третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с выходом второго элемента задержки и с выходом второго элемента И, входы которого являются входами запуска второй группы блока, входами задержки запуска второй группы которого являются входы четвертого элемента ИЛИ, выход которого подключен к первому входу третьего элемента И, второй вход которого является входом режима работы блока, выход третьего элемента И соединен с информационным входом второго элемента задержки, входы блокировки первого и второго элементов задержки соединены с вторым выходом, сигнала блокировки формирователя управляющих сигналов.

1474742 иъ 1$ IЮ15

a 17

Hatl

leÌ

На О

Иа 15 Из/5

Фига

Составитель Т. Зайцева

Редактор Л. Гратилло Техред Л.Сердюкова Корректор С. Шекмар

Заказ )901/5I Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина,101