Регистр сдвига

 

Изобретение относится к вычислительной технике и может быть использовано в качестве сдвигового регистра или распределителя импульсов в устройствах обработки данных, например устройствах формирования сигналов при обработке изображений. Целью изобретения является повышение надежности устройства при увеличении его быстродействия. Для достижения поставленной цели в устройстве, содержащем в каждом разряде две последовательно соединенные ячейки из пяти МДП-транзисторов, первый и второй транзисторы соединены по схеме динамического элемента хранения, а второй, третий, четвертый и пятый МДП-транзисторы образуют квазистатический триггер, вход которого управляется от элемента хранения, для чего затвор четвертого МДП-транзистора соединен с истоком второго МДП-транзистора. За счет квазистатического режима работы образованного триггера, выход которого является выходом ячейки или разрядным выходом, достигается повышение надежности при работе устройства на более высокой частоте. 1 з.п. ф-лы, 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ÄÄSUÄÄ1476535 (51)4 С 11 С 19/28 с!" »

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬПИЯМ

ПРИ ГКНТ СССР (21) 4319123/24-21 (22) 10. 07. 87 (46) 30.04.89. Бюл. № 16 (71) Институт физики полупроводников

СО АН СССР (72) Х.И.Кляус, И.И.Ли, В.В.Ольшанецкая и Е.И.Черепов (53) 621.374(088,8) (56) Патент США ¹ 3935474, кл. С 11 С 19/28, 27.01.76.

Полупроводниковые формирователи сигнала изображения/Под ред. П,Иесперса. M. Мир, 1979, с. 135, рис, 7 ° (54) РЕГИСТР СДВИГА (57) Изобретение относится к вычисли° тельной технике и может быть использовано в качестве сдвигового регистра или распределителя импульсов в устройствах обработки данных, например устройствах формирования сигналов при обработке изображений. Целью

Изобретение относится к вычислительной технике и может быть использовано в качестве сдвигового регистра или распределителя импульсов в устройствах обработки данных (например, при обработке изображения).

Цель изобретения — повьппение надежности устройства при увеличении его быстродействия путем соединения четырех 1ЯП-транзисторов по схеме квазистатического триггера, выход которого является выходом ячейки сдвигового регистра, а вход которого управляется от динамического запомиизобретения является повышение надежности устройства при увеличении его быстродействия. Для достижения поставленной цели в устройстве, содержащем в каждом разряде две последовательно соединенные ячейки из пяти

МДП-транзисторов, первый и второй транзисторы соединены по схеме динамического элемента хранения, а второй, третий, четвертый и пятый ИДП-транзисторы образуют квазистатический триггер, вход которого управляется от элемента хранения, для чего затвор четвертого МДП-транзистора соединен с истоком второго Mgii-транзистора. За счет квазистатического режима работы образованного триггера, выход которого является выходом ячейки или разрядным выходом, достигается повышение надежности при работе устройства на более высокой частоте.

1 з.п. ф-лы, 1 ил. нающего элемента. Использование квазистатического режима работы триггера как элемента хранения и передачи информации в регистре и использование регенеративного процесса переключения обеспечивают повьппение надежности устройства при работе на более высокой частоте, На чертеже приведена принципиальная схема регистра сдвига.

Регистр сдвига содержит. в каждом разряде первую 1 и вторую 2 ячейки, каждая из которых содержит пять ИДПтранзисторов 3-7.

Сток первого транзистора 3 является входом 8 ячейки 1 или 2 и подключен к истоку второго транзистора

4 предыдущей ячейки 2 или 1, который является ее выходом, Исток первого

5 транзистора 3 соединен с затвором второго транзистора 4, исток которого подключен к затвору четвертого 6 и стоку пятого 7 транзисторов, Затвор пятого транзистора 7, исток которого соединен с общей шиной 9, подключен к точке последовательного соединения третьего 5 и четвертого 6 транзисторов. Сток и затвор третьего

5, исток четвертого 6 и затвор первого 3 транзисторов объединены и подключены в первой 1 и второй 2 ячейках соответственно к первой 10 и второй 11 тактовым шинам, к которым подключены также стоки вторых транзисторов соответственно. во второй 2 и первой 1 ячейках.

Регистр сдвига работает следующим образом, 25

При подаче на вход 8 ячейки I единичного сигнала и возбуждении первой тактовой шины 10 через открытый первый транзистор 3 происходит заряд паразитной емкости узла накопления

А. Одновременно до единичного уровня напряжения заряжается паразитная емкость узла С, Пятый транзистор 7 отпирается, и в узле предварительной установки В устанавливается нулевой

35 потенциал.

На втором полутакте возбуждается вторая тактевая шина 11. Через открытый второй M@II-транзистор 4 начинается заряд паразитной емкости узла В. При этом транзисторы 4-7 образуют схему квазистатического триггера, в котором под действием возрастающего напряжения в узле В начинается регенеративный процесс переключения. Емкость узла С через открывающийся четвертый транзистор 6 разряжается до нулевого уровня, а пятый транзистор 7 закрывается, что обеспечивает быстрый заряд до единичного уровня узла предварительной установ50 ки В. Собственные емкости затвора транзистора 4 обеспечивают во время действия фронта нарастания напряжения на второй тактовой шине 11 повышение напряжения и в узле накопления А.

Одновременно с этим процессом осуществляется заряд емкости узла накопления А второй ячейки 2 данного разряда. Далее процесс повторяется, обеспечивая сдвиг "1" на входах 8, с которых сигнал подается например на ключи опроса датчиков.

В предлагаемом регистре сдвига динамический запоминающий элемент на паразитной емкости узла накопления А выполняет только вспомогательную функцию, обеспечивая начальное открытие второго МДП-транзистора 4. Процесс формирования выходного сигнала в узле предварительной установки E происходит регенеративно, как в триггере с положительной обратной связью, что обеспечивает надежность процесса переключения и завершенность процесса при работе на более высоких частотах.

Формула изобретения

Регистр сдвига, содержащий в каждом разряде две ячейки, каждая из которых состоит из пяти МДП-транзисторов, сток первого является входом ячейки и подключен к истоку второго транзистора предыдущей ячейки, являющемуся выходом ячейки, исток первого транзистора соединен с затвором второго транзистора, исток которого подключен к стоку пятого транзистора, затвор которого подключен к точке последовательного соединения третьего и четвертого транзисторов, а исток — к общей шине, сток и затвор третьего, исток четвертого и затвор первого транзисторов объединены и подключены в первой и второй ячейках соответственно к первой и второй тактовым шинам, к которым подключены также стоки вторых транзисторов соответственно во второй и в первой ячейках, отличающийся тем, что, с целью повышения .надежности регистра сдвига при увеличении его быстродействия, затвор четвертого транзистора в каждой ячейке соединен с истоком второго транзистора.

1476535

Редактор А.Огар

Заказ 2163/53 Тираж 559 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при. и,ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г. Ужгород Ул P э

tt 1 ° л. Гагарина 101 г гг

11 !

2 7

1 t

Составитель В.Лементуев

Техред А.Кравчук Корректор О.Кравцова