Регистр

 

ОП ИС АНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ н1>959162

Союз Советских

Социалистических

Республик (I г (61) Дополнительное к авт. свид-ву

Р11М К з (22) Заявлено 18.06.80 (21) 2941585/18-24 с присоединением заявки ¹

G ll С 19/00

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет (53) УДК 681. 327. .66(088.8) Опубликовано 150982. Бюллетень №34

Дата опубликования описания 15.09.82

71) Заявитель (54) РЕГИСТР

Изобретение относится к вычис.лительной технике и может быть использовано для согласования различных устройств ЭВМ и построения накопителей для промежуточного хранения информации.

Известен многоФункциональный регистр с различным количеством разрядов, построенный на триггерах различных типов из интегральных элементов различной степени интеграции.

Однако количество выводов не соответствует стандартным корпусам интегральных микросхем, что приводит к большому количеству внешних соединений, снижающих помехоустойчивость при повышении скорости обработки информации jlj.

Наиболее близким к предлагаемому по технической сущности является регистр íà D-триггерах с параллельно-последовательным приемом информации (23..

Однако при параллельном выводе информаций из восьмиразрядного. регист- 25 ра, построенного по этой схеме, требуется общее количество контактов, не соответствующее количеству контактов стандартных корпусов для интегральных микросхем, что препят- 30 ствует изготовлению его по интегральной технологии.

Целью изобретения является расши. рение области применения регистра за счет последовательного ввода и вывода информации и повышение его надежности.

Поставленная цель .достигается тем, что в регистр, содержащий ячейки памяти и шины управления, введены первая и вторая группы элементов HEi элемент И-НЕ и. элементы развязки, например диоды, анод каждого из которых является одним из входов — выходов регистра и соединен с первым входом Каждой ячейки памяти, входы элементов НЕ первой группы соединены с шинами управления, выходы элементов НЕ первой группы соединены с входами элементов НЕ второй группы, выходы нервого и второго элементов НЕ первой группы элементов НЕ. соединены с входами элемента И-НЕ, выход которого соединен с вторым входом каждой ячейки памяти, выход KGRдого элемента НЕ, кроме первого, предпоследнего и последнего, второй группы элементов НЕ соединен с третьим входоМ каждой, кроме первой, ячейки памяти, четвертый и пятый входы ко959162

10

65 торой соединены соответственно с выходами oe aoro и предпоследнего эле-. ментов НЕ второй группы элементов НЕ, шестой вход каждой ячейки памяти соединен с выходом последнего элемента

НЕ второй группы элементов НЕ, седьмой вход каждой ячейки памяти соединен с выходом предпоследнего элемента НЕ первой группы элементов НЕ, во сьмой вход каждой ячейки. памяти соединен с первым выходом последующей ячейки памяти, первый выход каждой ячейки памяти соединен с одним из входов последующей ячейки памяти, второй выход каждой ячейки памяти соединен с аноцом соответствующего диода, третий вход первой ячейки памяти соединен с выходом последнего элемента НЕ второй группы элементов НЕ.

Каждая ячейка памяти регистра, кроме первой и последней, содержит триггер, первый и второй элементы

НЕ и восемь элементов И-НЕ, выход восьмого элемента И-НЕ является вторым выходом ячейки памяти, входы восьмого элемента И-НЕ соединены с выходами шестого и седьмого элементов И-НЕ, первые:входы которых соединены с выходами триггера, вторые входы шестого и седьмого элементов И-НЕ являются шестым входом ячейки памяти, третьи входы шестого и седьмого элементов И-НЕ являются соответственно пятым и шестым входами ячейки памяти, первый выход триггера является первым, выходом ячейки памяти, первый вход триггера является вторым входом ячейки памяти, второй вход триггера соединен с выходом пятого элемента И-НЕ, входы ко« торого соединены.с выходами первого, второго, третьего и четвертого элементов И-НЕ, первые входы первого и второго элементов И-НЕ являются третьим входом ячейки памяти, вторые входы первого и второго элементов

И-НЕ соединены соответственно с выходами первого и второго элементов

НЕ, третий вход первого элемента

И-НЕ и первый вход четвертого элемента И-НЕ являются пятым входом ячейки памяти, третий вход второго элемента И-HE и.первый вход четвертого элемента И-НЕ являются седьмым входом ячейки памяти, вторые вхо. ды третьего и четвертого элементов

И-НЕ являются четвертым входом ячейки памяти, третий вход четвертого элемента Й-НЕ является восьмым входом ячейки памяти, третий вход третьего элемента И-ЙЕ соединен с первым выходом триггера, вход второго элемента НЕ соединен с выходом первого элемента НЕ, вход которого явля- ется первым входом ячейки памяти.

Первая и последняя ячейки памяти содержат девятые элементы И-НЕ,выхо ды которых соединены .соответственно с третьими входами восьмых элементов И-НЕ, первые входы девятых элементов И-НЕ соединены соответственно с первыми входами триггеров, вторые и третьи входы девятых элементов И-НЕ являются седьмым и пятым входами первой и последней ячеек памяти, третьи входы девятых элементов И-НЕ первой и последней ячеек памяти являются первыми входами ука4 занных ячеек.

На чертеже изображена функциональная схема предложенного устройства.

Устройство содержит элементы НЕ

1 и 2 первой и второй групп, основной элемент И-НЕ 3, ячейки 4 памя, ти, каждая из которых состоит из

20 элементов HE 5 и б, элементов И-НЕ

7-14, триггера 15. Кроме того, регистр содержит элементы 16 развязки, шины 17-20 управления, элементы И-НЕ 21 и 22 первой и последней ячеек 4 памяти.

Регистр функционирует следующим образом.

При приеме информации, параллель- ным кодом она поступает на входвыход регистра и через элементы 16 развязки или на элементы 5, б и 7 и шину 17 управления или элементы

5 8 и ll в соответствии со значеt

1 Ф t В нием сигнала Реверс и далее на

О-входы триггеров 15. При выдаче информации параллельным кодом содержимое триггеров 15 поступает .с пря-, мых выходов через элементы И-HE 12 и 14 или с инверсных выходов через элементы И-НЕ 13 и 14 в соответст40 вии со значением сигнала Реверс через элементы разрядки на выходы регистра. При сдвиге вправо содержимое триггеров. 15 старших разрядов через элементы И-НЕ 10 и 11 при

45 наличии сигнала Сдвиг в единичном значении сигнала Реверс передается на С-входы соседних триггеров

15 младших разрядов. При этом на вход триггера 15 самого старшего

1О разряда поступает информация с соответствующего входа — выхода, а с прямого выхода триггера 15 младшего разряда через элементы И-HE 21 и 14 и элемент развязки 16 содержимое поступает на выход младшего разряда. При внешнем соединении выходов младшего и старшего разрядов происходит кольцевой сдвиг содер,жимого регистра вправо. При изменении значения сигиала Реверс" на

6О .нулевой сдвиг происходит в обратном

;направлении через элементы И-НЕ 9 и 22, а элементы И-НЕ 10 и 21 закрыты. Прием и выдача информации последовательным кодом, начиная со старших или начиная с младших раз959162 рядов, в соответствии со значением сигнала Реверс, без инверсии осуществляется по сигналам Сдвиг .

Количествр сигналов Сдвиг должно равняться количеству разрядов кода. Как при приеме информации, так и при сдвиге на входы с триггеров 15 поступает управляющий сигнал с элемента И-НЕ 3, передающего сигналы "Прием" или "Сдвиг".

Импульсные сигналы Прием, Сдвиг и Выдача должны поступать в различные моменты времени.

Одновременное поступление хотя бы двух из них в любой комбинации на один и тот же регистр недопустимо. о

Значение сигнала Реверс определяется направлением сдвига и необходимостью инверсии.

Применение предложенного устройства для согласования различных устройств ЭВМ и построения накопителей позволяет унифицировать связи устройства и управление ими. Универсальные регистры можно с успехом применять как в ЭВМ параллельного действия, так и в 3ВМ последовательного действия.

Обработка технологического процесса изготовления регистра с учетом применения его в качестве унифицированного узла позволяет не только повысить надежность ЭВМ, но и снизить стоимость изготовления и эксплуатации ЭВМ. Выполняемые регистром функции, возможности закольцовки, последовательного соединения регистров, подключения нескольких регистров к-общим разрядным шинам, количество разрядов регистра и возможность изготовления его в стандартном четырнадцатиконтактном корпусе являются основанием для применения универсального регистра в качестве унифицированного узла современных ЭВМ. формула изобретения .1. Регистр, содержащий ячейки памяти и шины управления, о т л ич а ю шийся тем, что, с целью расширения области применения регист ра за счет последовательного ввода и вывода информации и повышения его надежности, в него введены первая и вторая группы элементов НЕ, элемент И-НЕ и элементы развязки, например диоды, анод каждого из которых является одним из входоввыходов регистра и соединен с первым входом каждой ячейки памяти, входы элементов НЕ первой группы соединены с шинами управления, выходы элемеитов НЕ первой группы соединены с входами элементов НЕ второй груп5

65 пы, выходы первого и второго элементов НЕ первой группы элементов НЕ. соединены с входами элемента И-HE выход которого соединен с вторым входом каждой ячейки памяти, выход каждого элемента НЕ, кроме первого, предпоследнего и последнего, второй группы элементов НЕ соединен с третьим входом каждой, кроме первой, ячейки памяти, четвертый и пятый входы которой соединены соответственно с выходами первого и предпоследнего элементов НЕ второй группы элементов НЕ, шестой вход каждой ячейки памяти соединен с выходом последнего элемента НЕ второй группы элементов НЕ, седьмой вход каждой ячейки памяти соединен с выходом предпоследнего элемента НЕ первой группы элементов НЕ, восьмой вход каждой ячейки соединен с первым выходом последующей ячейки памяти, первый выход каждой ячейки памяти соединен с одним из входов последующей ячейки памяти, второй выход каждой ячейки памяти соединен с анодом соответствующего диода, третий вход первой ячейки памяти соединен с выходом последнего элемента HE второй группы элементов НЕ. .2. Регистр по п.1, о т л и ч а юшийся тем, что в нем каждая ячейка памяти, кроме первой и последней, содержит триггер, первый и второй элементы НЕ, восемь элементов И-НЕ, выход восьмого элемента

И-.НЕ является вторым выходом ячейки памяти, входы восьмого элемента

И-НЕ соединены с выходами шестого и седьмого элементов И-НЕ, первые входы которых соединены с выходами триггера, вторые входы шестого и седьмого элементов И-НЕ являются шестым входом ячейки памяти, третьи входы шестого и седьмого элементов И-НЕ являются соответственно пятым и шестым входами ячейки памяти, первый выход триггера является первым выходом ячейки памяти, первый вход триггера является вторым входом ячейки памяти, второй вход триггера соединен с .выходом пятого элемента И-НЕ, входы кото- рого соединены с выходами .первого, второго, третьего и четвертого элементов И-НЕ, первые входы первого и второго элементов И-НЕ являются третьим входом ячейки памяти, вторые входы первого и второго элементов И-НЕ соединены соответственно с выходами первого и второго элементов НЕ, третий вход первого элемента И-НЕ и первый вход четвертого элемента И-НЕ являются пятым входом ячейки памяти, третий вход второго . элемента И-НЕ и первый вход четвертрго элемента И-НЕ являются седьмым

959162

ВНИИПИ Заказ 7050/70 Тираж 622 Подписное

Филиал ППП "Патент", г.ужгород, ул.Проектная,4 входом ячейки памяти,. вторые входы третьего и четвертого элементов H-HE являются четвертым входом ячейки.памяти, третий вход четвертого элемента И-НЕ является восьмым входом ячейки памяти, третий вход третьего 5 элемента И-НЕ соединен с первым выходом триггера, вход второго элемента НЕ соединен с выходом первого элемента НЕ,вход которого является первым входом ячейки. памяти. 10

3. Регистр по п.2, о т л и ч а юшийся тем, что первая и последняя ячейки памяти содержат девятые элементы И-НЕ, выходы которых соединены соответственно с третьими 15 входами восьмьп. элементов И-НЕ, первые вхоДы девятых элементов) И-НЕ соединены соответственно с первыми выходамн триггеров, вторые и третьи входы девятых элементов И-НЕ являются седьмым и пятым входами первой и последней ячеек памяти, третьи входы девятых элементов И-НЕ первой и последней ячейки памяти являются йервыми входами указанных ячеек.

Источники информации, принятые во внимание при экспертизе

l. Букреев И.Н. идр.Микроэлектрон- ные схемы цифровых устройств. М., Советское радио, 1975.

2. Каган Б.М. и др. Цифровые вы-. числительные машины и системы. М., Энергия, 1973, с.198-200, рис.З56 {прототип).