Способ деления временных интервалов и устройство для его осуществления

 

Изобретение относится к вычислительной технике и может быть использовано в системах автоматического управления. Цель изобретения - расширение динамического диапазона рабочих частот входных импульсов. Принцип данного способа деления временных интервалов заключается в задании граничных значений преобразованного входного сигнала, после чего в процессе преобразования временного интервала в сигнал регистрируют его уровень, а затем изменяют опорную частоту, уменьшая ее в случае недостижения нижнего граничного значения сигнала или увеличивая - в случае достижения или превышения верхнего граничного значения сигнала, и используют ее для преобразования входного временного интервала в его следующем периоде. Устройство, реализующее данный способ, содержит генератор 1 тактовых импульсов, источник 2 умножаемой частоты, первый делитель 3 частоты, счетчик 4, элемент 5 задержки, регистр 6, управляемый делитель 7 частоты, триггер 8, второй делитель 9 частоты и блок 10 выбора опорной частоты с соответствующими функциональными связями. Блок 10 выбора опорной частоты содержит фиксаторы верхнего и нижнего уровней, два элемента И,элемент ИЛИ, схему управляемой задержки, реверсивный счетчик, дешифратор, регистр и два управляемых делителя частоты. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

csu 4 (: 06 F 7/68

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ fKHT СССР (21) 4186166/24-24 (22) 23.01.87 (46) 07.07.89. Бюл, М - 25 (71) Куйбышевский авиационный институт им, акад. С,II. Королева (72) В.А. Олейников и 3.К. Менькина (53) 681.325(088.8) (56) Авторское свидетельство СССР

К - 982002, кл. G 06 F 7/68, 1981.

Авторское свидетельство СССР

11 1092504, кл. G 06 F 7/68, 1982. (54) СПОСОБ ДЕЛЕНИЯ ВРЕМЕННЫХ ИНТЕРВАЛОВ И УСТРОЙСТВО ДЛЯ ЕГО ОСУЩЕСТВЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть испольэовано в системах автоматического управления. Цель изобретения — расширение динамического диапазона рабочих частот входных импульсов. Принцип данного способа деления временных интер-. валов заключается в задании граничных значений преобразованного входного сигнала, после чего в процессе преобразования временного интервала в сиг„„Я0„„1492352 А 1 нал регистрируют его уровень, а затем изменяют опорную частоту, уменьшая ее в случае недостижения нижнего граничного значения сигнала или увеличения — в случае достижения или .превышения верхнего граничного значения сигнала, и используют ее для преобразования входного временного интервала н его следующем периоде, Устройст во, реализующее данный способ, содержит генератор 1 тактовых импульсов, источник 2 умножаемой частоты, первый делитель 3 частоты, счетчик 4, элемент 5 задержки, регистр 6, управляемый делитель 7 частоты, триггер 8, второй делитель 9 частоты и блок 10 выбора опорной частоты с соответствующими функциональными связями. Блок

I0 выбора опорной частоты содержит фиксаторы верхнего и нижнего уровней, два элемента И, элемент И IИ, схему управляемой задержки, реверсивный счетчик, дешифратор, регистр и два управляемых делителя частоты. 2 с, и 4 з.п, ф лы, 2 ил, 1492352

Изобретение относится к вычислительной технике и может быть испольэовано в системах автоматического управления.

Цель изобретения — расширения динамического диапазона рабочих частот входных импульсов.

Поставленная цель достигается тем, что дополнительно задаются граничные значения преобразованного входного сигнала и, в процессе преобразования временного интервала в сигнал, регистрируют его уровень, а затем изменяют опорную частоту, уменьшая ее в случае недостижения нижнего граничного значения сигнала, или увеличивая — в случае достижения или превышения верхнего граничного значения сигнала и используют ее для преобразования входного временного интервала в его следующем периоде.

На фиг. 1 дана блок-схема устройства для реализации предлагаемого способа деления временных интервалов; на фиг, 2 — функциональная схема блока выбора опорной частоты.

Устройство содержит генератор 1 тактовых импульсов, источник 2 умножаемой частоты, первый делитель 3 частоты, счетчик 4, элемент 5 задержки, регистр 6, управляемый делитель

7 частоты, триггер 8, второй делитель 9 частоты и блок 10 выбора опорной частоты с соответствующими функциональными связями.

Блок 10 выбора опорной частоты содержит фиксатор 11 верхнего уровня, фиксатор 12 нижнего уровня, первый и второй элементы И 13 и 14 элемент

ИЛИ 15, схему 16 управляемой задержки, реверсивный счетчик 17, дешифратор 18 регистр 19 и первый и второй управляемые делители 20 и 21 частоты с соответствующими функциональными связями, Фиксатор 11 верхнего уровня содержит элемент И 22, выход которого соединен с входом установки в "1" триггера 23. Фиксатор 12 нижнего уровня содержит элемент И 24, выход которого соединен с входом установки "0" триггера,25. Схема 16 управляемой задержки содержит триггер 26, прямой выход которого соединен с первым вхо. дом элемента И 27, выход которого соединен с входом установки в "0" триггера 26, 15

Устройство работает следующим образом, Импульсы постоянной частоты f о с выхода генератора l поступают на вход синхронизации блока 10 выбора опорной частоты, с первого выхода которого импульсная последовательность с частотой f,, поступает на информационный вход первого делителя

3 с коэффициентом деления К, на вход установки в 0 которого поступает сигнал частотой f с выхода источни2 ка 2 умножаемой частоты через элемент

5 задержки. Выходные импульсы первоf

К поступают на счетный вход счетчика 4, обнуляемого импульсами частотой

Счетчик 4 считывает выходные импульсы первого делителя 3 в течение периода следования импульсов частотой

f . Текущий код с разрядных выходов счетчика 4 поступает на информационный вход регистра 6 и на управляющий вход блока 10, на установочный вход которого поступают импульсы частотой

f ч еeр еeз 3 э л еемМеенНт Т 5 5 з3а д еeр ж кKиH, а на г вход разрешения записи регистра 6 поступают импульсы частотой f непог средственно с выхода источника 2. Вы rot ходной код регистра 6 N = посту6 К пает на установочный вход управляемого делителя 7 частоты, на вход разрешения работы которого поступает сигнал с выхода триггера 8, На информационный вход делителя 9 поступают сигналы частотой f источника 2 чеg рез элемент 5 задержки. Ноступицшую частоту, поделенную делителем 9 на два, подают на вход установки в "1" триггера 8 и формируют на его выходе сигнал разрешения для работы делителя 7, выходной сигнал которого определяется вы„= а

При прекращении поступления импульсов умножаемой частоты или при значении частоты f меньше нижней границы диапазона умножаемых частот на первом выходе переполнения счетчика 4 вырабатывается импульс, который через вход установки в "0" триггера

8 и вход сброса делителя 9 возвращает их в исходное состояние и запрещает работу управляемого делителя 7, закрывая таким образом доступ текущему коду счетчика 4 через регистр 6 на установочный вход делителя 7, 1 i <) i 2

А следунщии импульс умножаемой частоты Г, поступающий через информационный вход делителя 9, изменяет состояние триггера 8 и разрешает работу управляемого делителя 7, на выходе которого формируются сигналы частотой, соответствующей первому периоду умножаемой частоты f,,таким

1 образом обеспечивается отключение умножителя частоты при входных умножаемых частотах, меньших нижнего граничного значения диапазона умножаемых частот. Но отсутствие умножителя недопустимо в системах автоматического управления, чему способствует введение в устройство блока 10 выбора опорной частоты, в котором фиксатор ll задает верхнее граничное значение кода меньше уровня переполнения счетчика 4, а фиксатор

12 задает нижнее граничное значение более чем в 2 раза ниже верхнего значения кода,При достижения частоты верхнего граничного значения кода и выше рабочего диапазона фиксатор

11 вырабатывает импульс разрешения на элемент И 13, пропускающий импульс частоты f1 с установочного входа блока 10, Выходной сигнал элемента И 13 изменяет код счетчика !7 импульсов поправки в сторону увеличения (+1), Двоичный код счетчика 17 преобразуется в дешифраторе IH в десятичный код, Выходной код счетчика 17 заносится в управляемый делитель 20 частоты, на выходе которого формируешься выходной сигнал с частотой выше первоначально установленной, который поступает на информационный вход делителя 3. Выходной код счетчика 17 через дешифратор 18 поступает на регистр 19 управляемого делителя 21 частоты. Выходной сигнал элемента И 13, кроме того, поступает на первый вход элемента ИЛИ 15 выходной сигнал которого поступает на

S âõîä триггера 26 схемы 16 управляемой задержки, выходной сигнал которой разрешает перезапись кода из регистра 19 в управляемый делитель 21, выходной сигнал которого поступает на информационный вход управляемого делителя 7, При выходе частоты за нижний предел рабочего диапазона фиксатор 12 вырабатывает сигнал разрешения на элементе И 14, выходной сигнал которого изменяет состояние счетчика 17 в сторону уменыпения, благодаря чему на установочных входах управляемого делителя 20 устанавливается коэффициент деления меньше нижнего гранич(. ного значения, первоначально заданного, что исключает переполнение счетчика 4, а код делителя 7 изменяют на вновь выбранный через период входной частоты.

Формула изобретения

I, Способ деления временных интервалов, основанный на преобразовании временных интервалов между. входными импульсами в электрический сигнал, например в код, с помощью поделенной опорной частоты и формировании импульсов выходных интервалов путем деления опорной частоты на полученный сигнал, о т л и ч а ю щ и йс я тем, что, с целью расширения динамического диапазона рабочих час25 тот входных импульсов, дополнительно задают граничные значения преобразованного входного сигнала и в процессе преобразования входного временного интервала в сигнал регистрируют его уровень, а затем изменяют опорную частоту, уменьшая ее в случае недостижения нижнего граничного значения сигнала или увеличения ее в случае достижения или превышения верхнего граничного значения сигнала

35 и используют ее для преобразования входного временного интервала в его следующем периоде.

2 ° Устройство для деления времен40 ных интервалов, содержащее генератор тактовых импульсов, источник умножаемой частоты, первый и второй делители частоты, счетчик, элемент задержки, регистр, управляемый делитель частоты и триггер, причем выход источника умножаемой частоты соединен с входом разрешения записи регистра и с входом элемента задержки, выход которого соединен с входами установки в 0 первого делителя частоты и счетчика и с информационным входом второго дЕлителя частоты, выход первого делителя частоты соединен со счетным входом счетчика, выход пере55 полнения которого соединен с входами установки в 0" триггера и второго делителя частоты, выход которого соединен с входом установки в "1" триггера, прямой выход которого соеl492352 динен с входом разрешен»я работы у»равляемого делителя частоты, установочные входы которого соединены соответственно с разрядными выходами регистра, информационные входы которого соединены соответственно с разряд1О ходом генератора тактовых импульсог, установочный вход блока выбора опорной частоты соединен с выходом элемента задержки, разрядные выходы счетчика соединены соответственно с разрядами управляющего входа блока выбора опорной частоты, первый ныход которого соединен с информационным входом первого делителя частоты, а информационный вход управляемого делителя частоты соединен с вторым выходом блока выбора опорной частоты.

3 ° Устройство по и, 2, о т л и ч а ю щ! е е с я тем, что блок выбора опорной частоты содержит фиксатор нижнего уровня кодов, фиксатор верхнего уровня кодов, первый и второй элементы И, элемент ИЛИ, схему управляеМой задержки, реверсивный счетчик, дешифратор, регистр и первый и второй управляемые делители частоты, причем первый и второй информационные входы фиксатора нижнего уровня кодов соединены соответственно с двумя младшими разрядами управляющ!его входа блока, два старших разряда управляющего входа которого соединены соответственно с первым и вторым информационными входами фиксатора верхнего уровня кодов, выходы фиксаторов нижнего и верхнего уровней кодов соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых соединены с установочными входами фиксаторов нижнего и верхнего уровней кодов, управляющим входом схемы управляемой задержки, входами установки в 1О первого и второго управляемого делителя частоты и с устаноночныи входом блока, выход первого элемента И соединен с первым входом элемента ИЛИ и с входом сложения реверсивного счетчика, выход второго элемента И соединен с вторым входом элемента ИПИ и с входом вычитания

25

35

45

55 реверсивного счетчика, разрядные ныными выходами счетчика, а выход управляемого делителя частоты является

I выходом устройства, о т л и ч а ю щ е е с я тем, что н него ннецен блок выбора опорной частоты, вход синхронизации которого соединен с вы— ходы которого соединены соответственно с входами цешиАратора, ра !ряцные выходы которого соединены соответстне»но с уста»он 1чными входами первого управляемого целителя частоты и информационными входами регистра, разрядные выходы которого соединены соответственно с установочными входами второго управляемого делителя частоты, выход элеме»та IIJIH соецинен с информационным входом схемы управляемой задержки, выхоц которой соединен с синхровхоцом регистра, синхровход блока выбора опорной частоты соединен с тактовыми входами первого и второго управляемых целителей частоты, выход первого управляемого делителя частоты соецинен с его входом перезаписи и с первым выхоцом блока выбора опорной частоты, выход второго управляемого делителя частоты соединен с его входом перезаписи и с вторым выходом блока выбора опорной частоты, 4. Устройство по п. 3, о т л и ч а ю щ е е с я тем, что фиксатор верхнего уровня кода содержит триггер и элемент И, выход которого соединен с входом установки н "! триггера, выход которого является выходом фиксатора, первый и второи нходы элемента И являются первым и вторым информационными входами фиксатора, установочный нхоц которого соединен с входом установки н I триггера, 5, Устройство по и. 3, -. т л и ч а ю щ е е с я тем, что фиксатор нижнего уровня кодов соцер;ит триггер и элемент И, выход которого соединен с входом установки в 0 триггера, ныход которого является ныхоцс!и фиксатора, первый и второй нходь элемента И являются первым и вторым информационными входами фиксатора, установочный вход которого соединен с входом установки в "!" триггера.

6. Устройстно по и, 3, о т л и ч а ю щ е е с я тем, что схема управляемой задержки содержит элемент и триггер, выход которого соединен с первым входом элемента И, выход которого соединен с входом установки

11 11 в 0 триггера и является выходом схемы, управляющий вход которой соединен с вторым входом элемента И, а вход установки в "!" триггера является информационным входом схемы управляемой задержки.

I492352

Составитель Б, Гусев

Редактор Г. Волкова Техред А.Кравчук Корректор Т.Малец

Заказ 3879/51 Тираж ЬЬ8 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

1 1 303 5, Москва, Ж-3 5, Раушская наб ., д . 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101